電子工程 106 年積體電路技術研究考古題（共 5 題）
資料來源：考選部歷屆試題｜法律人 LawPlayer 整理
https://lawplayer.com/exam/electronic-engineering/106-%E7%A9%8D%E9%AB%94%E9%9B%BB%E8%B7%AF%E6%8A%80%E8%A1%93%E7%A0%94%E7%A9%B6

第 1 題
㈠說明標準CMOS 邏輯閘和pseudo-nMOS 邏輯閘在矽面積（Silicon Area）、功率消
耗及雜訊邊限（Noise Margin）上之差異。（10 分）
㈡比較CMOS 邏輯閘和nMOS 邏輯閘在所使用的電晶體數、功率消耗及雜訊邊限上
之差異。（10 分）

第 2 題
㈠畫出CMOS 反相器之電路圖。（5 分）
㈡畫出CMOS 反相器之轉移曲線並標示pMOS 和nMOS 電晶體之工作區。（10 分）
㈢說明CMOS 反相器如欲正常工作，其電源電壓之最低值應為何？（5 分）

第 3 題
請說明使用CMOS n-well 製程技術，製造CMOS 反相器之製造程序。（20 分）

第 4 題
請試述下列名詞之意涵：（每小題5 分，共20 分）
㈠積體電路之可靠度（Reliability）
㈡電子遷移現象（Electromigration）
㈢基體效應（Body Effect）
㈣交談現象（Crosstalk）

第 5 題
㈠何謂系統晶片（SOC）？其和一般System on Board（SOB）之差異為何？（10 分）
㈡何謂三維積體電路（3D-IC）？其和一般二維之平面式積體電路之差異為何？（10 分）

題目為考試當年公告版本，實務標準請以現行規範為準。