電子工程 109 年積體電路技術考古題（共 4 題）
資料來源：考選部歷屆試題｜法律人 LawPlayer 整理
https://lawplayer.com/exam/electronic-engineering/109-%E7%A9%8D%E9%AB%94%E9%9B%BB%E8%B7%AF%E6%8A%80%E8%A1%93

第 1 題
請畫出一個由三個NMOS 電晶體與兩個PMOS 電晶體所組成的CMOS 差
動放大器（differential amplifier）的電路圖，並說明其工作原理。（20分）

第 2 題
在VLSI 製程中為提高所製造的積體電路品質可以使用strained silicon 的
技術，試說明何謂strained silicon？如何製作strained silicon 元件？相較
於正常製程，strained silicon 製程的元件有何優勢？（20分）

第 3 題
在現代CMOS 半導體製程中，金屬連接線係用於連接各電晶體的端點。
由於連接線複雜，這些金屬連接線的層數甚至已經高於十層。若將這些
不同層的金屬連接線區分為較高層與較低層兩類，試說明這兩類金屬連
接線之各自用途，其厚度之差異及原因。（12分）

第 4 題
請詳細回答下列各小題：（每小題8分，共48分）
㈠FinFET 之結構與優勢
㈡光罩與曝光程序
㈢Body Effect 之成因與影響
㈣DRAM and SRAM 之各自單一位元電路圖與優劣比較
㈤CMOS 晶片的功率消耗分類與其各自成因
㈥MOS 電晶體於線性區及飽和區之特性

題目為考試當年公告版本，實務標準請以現行規範為準。