電子工程 111 年積體電路技術考古題（共 4 題）
資料來源：考選部歷屆試題｜法律人 LawPlayer 整理
https://lawplayer.com/exam/electronic-engineering/111-%E7%A9%8D%E9%AB%94%E9%9B%BB%E8%B7%AF%E6%8A%80%E8%A1%93

第 1 題
以p-type substrate N-well CMOS 製程為例，請畫出一個CMOS 反相器
（inverter）的cross section diagram，並標明所有的摻雜類型、電路連接
與端點（含輸入及輸出）、及電路操作時所需連接的電壓準位。（35 分）

第 2 題
說明何為body effect？如果使用第一題所述CMOS 製程的NMOS 電晶
體設計一個cascode amplifier，是否會有body effect 的問題？請畫出放大
器之電路圖並說明原因。（25 分）

第 3 題
有一個振盪器由7 個相同的CMOS 反相器以環型串接所組成如下圖，
CMOS 反相器從輸入到輸出端的延遲是12 ps，請列式計算出此振盪器
的最快振盪頻率fout 為何？在不更改製程及反相器數目的前提下，有什
麼方法可以提高振盪頻率？原因為何？（20 分）
fout

第 4 題
說明何為共模拒斥比（CMRR）？如果輸入端的信號成分包含一個
10-mV-rms 10 kHz 的差動信號及一個1-V-rms 60 Hz 的共模信號，且輸
出需要將共模信號抑制到比差動信號小至少60 dB，所用的差動放大器
的共模拒斥比至少需要有多少？（20 分）

題目為考試當年公告版本，實務標準請以現行規範為準。