積體電路技術考古題｜歷屆國考試題彙整

請就下列積體電路製造技術之相關問題，分別試述之： （每小題5 分，共25 分） 熱載子效應（Hot Carrier Effect）的成因與影響 天線效應（Antenna Effect）的成因與影響 何謂CoWoS 技術與其優勢 何謂熱預算（thermal budget）與其對積體電路製程的影響 就選擇比（selectivity）與蝕刻輪廓（etch profile）兩面向，比較濕蝕刻 （wet etching）與乾蝕刻（dry etching）的優缺點

於CMOS 積體電路製作過程，電晶體的閘極介電層中或多或少會存在移 動性離子電荷Qm，請詳述： Qm 的來源（5 分） Qm 對元件特性或積體電路可靠性的影響（5 分） 降低Qm 的方法（5 分） 如何使用BTS（bias-temperature stress）測試估算Qm 的量（10 分）

某積體電路包含增強型nMOSFET 與pMOSFET 元件。其nMOSFET 與 pMOSFET 的閘極分別為n+ poly-Si 與p+ poly-Si，以及閘極氧化層為使 用乾氧化製程形成的SiO2。底下就各子題，請說明與解釋nMOSFET 與 pMOSFET 元件之臨界電壓（threshold voltage）的變化是往正方向變動、 往負方向變動或不變？（每小題5 分，共25 分） 在其他製程條件不變下，僅增加氧化時間，使氧化層厚度增加 在其他製程條件不變下，僅增加nMOSFET 之VT-adjust（臨界電壓調 整）之p 型離子佈植的濃度 在其他製程條件不變下，將nMOSFET 的閘極由n+poly-Si 換成p+poly-Si， 以及將pMOSFET 的閘極由p+ poly-Si 換成n+ poly-Si 在製造過程中發生硼穿透（boron penetration）至氧化層中 由於清洗製程不完全，導致氧化層產生多餘的不明負電荷

假設均使用正光阻製程，欲製作如圖所示之積體電路元件。則在盡可能 使用最少光罩數目的情況下，設計所有需要的光罩示意圖（以斜線表示光 罩上不透光區域，以空白表示透光區域）。並搭配所設計的光罩，由p-Si 基底開始，依照製程順序列出所有必要的製程步驟，並加以說明。（25 分）

請分別敘述半導體製程中所使用的蝕刻製程技術（Etching technology） 與舉離製程技術（Lift-Off technology），並比較兩者缺點及解決方案。 （20 分）

關於被動積體元件（Passive discrete devices）的設計，請回答下列問題： 一個具有介電層的金屬氧化半導體（MOS）元件，面積為 2 4 μm ，介電 層厚度為10 nm，使用介電常數 r（Dielectric constant）為25 的五氧化 二鉭 2 5 (Ta O )當介電層，當該MOS 元件外加偏壓為5 伏特時，試分別 求出該MOS 元件可以儲存的總電荷量與每平方公分產生的電子數。 （10 分）（設真空中介電常數 o為 14 8.85 10 F/cm   ） 試設計一個具有10 nH電感值（L）的方形平面螺旋形積體電感，若電 感圈數為20，則所需的方形平面螺旋半徑應為多少？（10 分） （設真空中介磁常數 o 為 6 1.2 10 H/m   ） （各小題均計算至小數點後第二位）

試分別說明晶體成長時產生如下的四種晶體缺陷（Crystal defect）： （每小題5 分，共20 分） 點缺陷（Point defect） 線缺陷（Line defect） 面缺陷（Area defect） 體缺陷（3-D defect）

使用擴散技術（Diffusion technology）將矽（Silicon）晶體摻雜三族元素 硼原子（Boron）形成p 型半導體，若擴散時外加溫度為1000℃，擴散 時間t 為1 小時，矽晶體表面的硼濃度 s C 維持在 19 3 10 cm，假設在1000℃ 時，硼在矽晶體的擴散係數D 為 14 2 2 10 cm /s   ，若擴散方程式為 ( , ) erfc 2 S x C x t C Dt        ，在時間 0 t 時，濃度初值條件（Initial condition） 0 ( ) , C x t ，在表面 0 x 時的濃度邊界條件為 , ( ) s C x t C  ，在距離表面極遠 處x 時的濃度邊界條件為( 0 ) , C x t ，試求出：（每小題10 分，共30 分） 硼原子在矽晶體的擴散長度L（Diffusion length） 每單位面積的硼雜質原子總數 在表面 0 x  處的擴散梯度 （各小題均計算至小數點後第二位） （誤差函數公式： 2 2 erf ( ) y d y e dy    ） （誤差函數公式： 0 1 erfc( )d y y     ）

以0.25 μm 以下之積體電路製程製造互補式通道金氧半場效應電晶體 （CMOSFET）時，會使用n 複晶矽作為p 通道金氧半場效應電晶體 （PMOSFET）與n 通道金氧半場效應電晶體（NMOSFET）的閘極（Gate）， 此時，PMOSFET 可以使用離子佈植（Ion implantation）加入硼原子調整 臨界電壓（Threshold voltage），但會使得PMOSFET 的通道變成埋藏式 通道（Buried channel），試回答下列問題： 這會產生何種效應？（4 分） 如何解決改善？（6 分）

一般CMOS 的NAND 基本邏輯閘具有兩個輸入端x 與y，以及一個輸 出端f，請使用nMOS 與pMOS 電晶體畫出此邏輯閘的電路圖，並說明 其工作原理。又請指出那些電晶體會有body effect，請說明原因。（25 分）

在CMOS 積體電路製程中常用的絕緣體有氮化矽（Si3N4）與二氧化矽 （SiO2），請解釋為何不使用純的氮化矽為閘極的絕緣層材料？並請解釋 使用二氧化矽為閘極絕緣層材料在新世代積體電路製程中所面臨的瓶 頸為何？（25 分）

在目前的積體電路製程中，除了使用p-well 與n-well 的twin-well 分別 置放nMOS 與pMOS 電晶體之外，也常用淺溝槽隔離（shallow trench isolation, STI）來隔離電晶體。請說明淺溝槽隔離的製造流程。（25 分）

波長為193 nm 的深紫外光光源一直使用到7 nm 的製程，而後在5 nm 以後的製程中才廣泛使用13.5 nm 的極紫外光當作光源。請說明有那些 解析度增強技術的組合使用，讓193 nm 的深紫外光光源能夠一直使用 到7 nm 的製程中。（25 分）

以p-type substrate N-well CMOS 製程為例，請畫出一個CMOS 反相器 （inverter）的cross section diagram，並標明所有的摻雜類型、電路連接 與端點（含輸入及輸出）、及電路操作時所需連接的電壓準位。（35 分）

說明何為body effect？如果使用第一題所述CMOS 製程的NMOS 電晶 體設計一個cascode amplifier，是否會有body effect 的問題？請畫出放大 器之電路圖並說明原因。（25 分）

有一個振盪器由7 個相同的CMOS 反相器以環型串接所組成如下圖， CMOS 反相器從輸入到輸出端的延遲是12 ps，請列式計算出此振盪器 的最快振盪頻率fout 為何？在不更改製程及反相器數目的前提下，有什 麼方法可以提高振盪頻率？原因為何？（20 分） fout

說明何為共模拒斥比（CMRR）？如果輸入端的信號成分包含一個 10-mV-rms 10 kHz 的差動信號及一個1-V-rms 60 Hz 的共模信號，且輸 出需要將共模信號抑制到比差動信號小至少60 dB，所用的差動放大器 的共模拒斥比至少需要有多少？（20 分）

試以數學表示式定義「等效氧化層厚度」（EOT, equivalent oxide thickness）。（10 分） 假設氧化鋁的厚度為20 nm、相對介電常數εr = 9，試求其等效氧化層 厚度（EOT）為？（10 分）

試繪圖說明何謂CMOS 閂鎖（latch-up）效應。（10 分） 試說明兩種可預防發生CMOS 閂鎖效應之製程設計。（10 分）

金氧半場效電晶體（MOSFET）以定電場方式縮小元件尺寸（constant-field scaling），如果尺寸縮小參數（scaling factor）k = 0.7，試輔以數學表示式 說明下列元件或電路參數在微型化後之變化：（每小題4 分，共20 分） 通道長度（L） 汲-源極電壓（VDS） 施體或受體摻雜濃度（ND 或NA） 閘極電容（CG） 功率（P）

試指出濕式蝕刻（wet etching）係具備等向性（isotropic）或非等向性 （anisotropic）蝕刻特性。（5 分） 請列舉三項控制濕式蝕刻速率之因素。（15 分）

假設樣品A 為被氮化鈦（TiN）黏著層完全包覆之銅（Cu）導線，其正方 形截面積為0.5 μm × 0.5 μm，TiN 之厚度為t；另樣品B 為具有相同正方 形截面積之TiN/鋁（Al）/TiN 堆疊層導線，其上層TiN 厚度為40 nm、 下層TiN 厚度為60 nm。假設Cu 之電阻係數為1.7 μΩ-cm，Al 之電阻 係數為2.7 μΩ-cm，且樣品A 與B 在相同長度之下，具有相同的電阻， 試求樣品A 之TiN 黏著層厚度t =？（20 分）

請畫出一個由三個NMOS 電晶體與兩個PMOS 電晶體所組成的CMOS 差 動放大器（differential amplifier）的電路圖，並說明其工作原理。（20分）

在VLSI 製程中為提高所製造的積體電路品質可以使用strained silicon 的 技術，試說明何謂strained silicon？如何製作strained silicon 元件？相較 於正常製程，strained silicon 製程的元件有何優勢？（20分）

在現代CMOS 半導體製程中，金屬連接線係用於連接各電晶體的端點。 由於連接線複雜，這些金屬連接線的層數甚至已經高於十層。若將這些 不同層的金屬連接線區分為較高層與較低層兩類，試說明這兩類金屬連 接線之各自用途，其厚度之差異及原因。（12分）

請詳細回答下列各小題：（每小題8分，共48分） FinFET 之結構與優勢 光罩與曝光程序 Body Effect 之成因與影響 DRAM and SRAM 之各自單一位元電路圖與優劣比較 CMOS 晶片的功率消耗分類與其各自成因 MOS 電晶體於線性區及飽和區之特性

何謂短通道效應？何謂DIBL？如何克服這些效應？（20 分）

什麼是MOSFET 的串接電阻？串接電阻太大會有什麼影響？如何降低 串接電阻？請說明並畫出示意圖。（20 分）

現在半導體技術的主流是鰭式場效應電晶體（FinFET），未來技術節點 可能應用垂直奈米線金氧半場校體（Nanowire MOSFET），為什麼要用 FinFET 和Nanowire MOSFET？試繪出其架構圖，並描述主要目的。（20 分）

積體電路製程中，主要有那三種隔離技術？請繪圖說明之。（20 分）

電路或系統中利用LOW POWER SUPPLY 會有何優缺點？為什麼？元 件如何設計才能充分利用LOW POWER SUPPLY 來達成低功率消耗？ （20 分）

在一CMOS 晶片中，其動態功率消耗P 與晶片的供電電壓V、元件的電容C、操作 頻率f 以及元件的數目n 有關。隨著操作頻率的上升，將使晶片的功率損耗大幅提升。 在高密度的系統晶片（SoC）中，當功率損耗超過一定限制後將導致晶片溫度升高， 進而影響晶片操作性能與可靠性。動態的調整電壓與頻率（Dynamic Voltage and Frequency Scaling，DVFS）技術是目前常用的低功率SoC 晶片設計技術。 試述何謂DVFS 技術？（5 分） 試說明為什麼SoC 晶片中常需要使用多種厚度的氧化層？（5 分） 試舉一實例說明如何利用DVFS 技術可有效的降低晶片的功率損耗？（15 分）

積體電路電阻、電容及電感是製作IC 的關鍵被動組件。 已知一導線的片電阻為1 kΩ/□，試算出在一2.5×2.5 mm2 晶片上，以2 μm 的線寬、 4 μm 的間距（即在平行線中心的距離）之該導線所能製造的最大電阻。（15 分） 一個面積為4 μm2 的金氧半（metal-oxide-semiconductor，MOS）電容中，具有介電 層厚度為10 μm 的SiO2，試算該MOS 電容中所儲存的電荷和電子數目是多少？假 設其外加電壓為5 V。已知SiO2的介電常數（Dielectric Constant）為3.9。（10 分）

金氧半場效電晶體（MOSFET）為超大型積體電路（VLSI）中最主要的元件。對於 MOSFET 技術，試回答下述的問題：（每小題5 分，共25 分） 為何在NMOS 製程中，會偏好使用<100>晶向的晶圓？ 若用於NMOS 元件的場氧化層太薄的話，將會有何缺點？ 複晶矽閘極用於閘極長度小於3 μm 時，會有何問題產生？ 如何得到自我對準的閘極？其優點為何？ P 型玻璃（P-glass）的用途為何？ 105年公務人員高等考試一級暨二級考試試題 代號：22650 全一張 （背面） 等 別：高考二級 類 科：電子工程 科 目：積體電路技術

對於半導體製程技術，試回答下述的問題： 平面技術目前已廣泛運用在積體電路製作中，其步驟包括：金屬鍍膜、光學微影、 蝕刻、氧化以及離子植入等。對於上述之五個基本製程技術，試敘述一製作p-n 接面（junction）的正確順序。（5 分） 已知矽分子量是28.9 g/mole，密度為2.33 g/cm3；二氧化矽（SiO2）的分子量 是60.08 g/mole，密度為2.21 g/cm3。試說明為何一經熱氧化方式成長厚度為x 的 二氧化矽層，需消耗厚度為0.44x 的矽。（10 分） 微影是將光罩上的幾何形狀圖案轉換於覆蓋在半導體晶圓上之光阻（Photoresist） 的一個步驟。但是，當灰塵粒子黏附於光罩表面時，將造成元件的缺陷而使電路 發生故障。下圖顯示一光罩上的三個灰塵粒子，試描述圖中三個灰塵粒子對光罩 圖案不同方式的妨礙將造成何種影響？為什麼？（10 分） 光罩上的圖案 灰塵粒子 1 3 2

設一鋁銅矽（Al-Cu-Si）合金膜的電阻率（resistivity）為 3.2 μohm-cm，試問： （每小題5 分，共20 分） 此合金膜為 1 μm 厚時，其片電阻（sheet resistance）為何？ 將此合金膜製成一 500 μm 長，10 μm 寬的線時，其電阻（resistance）為何？ 若將所示之合金膜製成兩條平行線，並間隔以1 μm 寬的SiO2（SiO2 的相對介 電係數(relative permittivity)為3.9，真空中介電常數為8.854 × 10-14 F/cm），則其 對應之電容值（capacitance）為何？ 上述500 μm 長之合金線對應之RC 時間常數（RC time constant）為何？

在製作Al-2％Cu 的薄膜時，應以使用sputtering 技術或evaporation 技術為佳？說 明你的理由。 試說明何謂「離子通道效應」（ion channeling effect）及其如何影響接面深度 （junction depth）的製作？ 試說明在投影式的光學蝕刻術（projection optical lithography）中，為何最小鑑別 度（minimum resolution）和焦距深度（depth of focus）這兩個需求無法藉由使用 較短波長的光子而同時得到最佳化？ 試說明濕式蝕刻（wet-etch）與乾式蝕刻（dry-etch）之優缺點各為何？ （每小題5 分，共20 分）

在離子佈植製程中，若以1000 keV 的能量，將1015/cm2 的硼劑量（boron dose）植 入一n 型Si 中（設Si 之摻雜濃度為1015/cm3），又植入之硼離子的濃度分佈如圖 一所示，試問：（每小題10 分，共20 分） 請列出沿著入射方向植入之雜質離子的高斯分佈函數式為何？並說明各符號的意 義（列式即可，不用推導）。 設入射硼離子的平均投影範圍（projected range，Rp）為1.756 μm，而投射游走 （projected straggle，ΔRp）為0.1364 μm，試計算圖一中接面深度（junction depth） xj1與xj2各為何？ 圖一 C(x) X=0 xj1 xj2 1015/cm3 x 103年公務人員高等考試一級暨二級考試試題 全一張 （背面）

在一氧化製程中，已知當氧化層厚度為0.5 μm 時，氧化速率（oxidation rate， dxox/dt）為每小時0.24 μm， 但當氧化層厚度達到1 μm 時，氧化速率卻變成每小時 0.133 μm，試利用Grove 模型（Grove model） xox 2 + A xox = B（t + τ） （每小題10 分，共20 分） 計算此氧化製程之線性氧化常數B/A（linear oxidation constant）和拋物線氧化常 數B（parabolic oxidation constant）各為何？並列出其單位。 依據之結果試說明氧化過程的機制為何？

設實驗室中僅有下列製程設備： Mask aligner（光罩機） Spinning, baking, and development setups for photoresist and spin-on glass（光阻顯影設備） Wet chemical bench for cleaning and wet etching（濕式蝕刻設備） Oxidation furnace（氧化爐） Annealing furnace（熱處理爐） Al evaporator（鋁蒸著機） 現擬利用上述設備製造圖二所示之DRAM 結構，該結構為一簡單的鋁閘之n 通道 MOSFET（Al-gate n-channel MOSFET）聯接著一個電容器。（每小題10 分，共20 分） 試繪出此DRAM 結構的剖面圖（cross-sectional view）。 欲完成上述DRAM 之製作至少需要幾道光罩（mask）？請按製程流程（process sequence），寫下光罩層的名稱與其目的。 圖二 p-type Si Gate oxide Field Oxide Al Gate Al electrode for capacitor n＋ n＋ Al

依據下列的因素：訊號的處理、製程的需求、佈局的考量、設計的方法等，列表說明 數位積體電路與類比積體電路設計的不同。（20 分）

以半導體製造廠之污染控制考量： 解釋靜電放電（ESD）。（5 分） 列表與說明三種ESD 的控制方法。（15 分）

在一P 型矽基板上，如以一2P2M N-well（N-井）CMOS 製程為例，完成以下元件 之相關問題： 如擬完成一N-井層電阻，試繪出此電阻的剖面圖。（5 分） 如擬完成上述電阻之製作，考量到金屬層（M1）的連線，至少需要幾道光罩 （mask）？請按合理的製程先後次序，依序寫下這些光罩層的名稱與其使用目的。 （15 分）

在MOS 積體電路製程中，以P 型矽基板製作NMOS 電晶體為例： 試繪出此電晶體具有LDD 結構的剖面圖，並說明使用此結構的理由。（10 分） 為了完成此LDD 結構的製作，請說明其製作流程的重點。（10 分）

在低功率的電路應用，MOS 元件會工作在弱反轉區（Weak inversion）或次臨界區 （Sub-threshold region），說明MOS 元件在次臨界區工作的特點。（20 分）

在P 型矽基板（座）上（如圖a 所示），嘗試畫出以PMOS 和NMOS 電晶體所構 成的反相器（如圖b 所示）。 參考圖a 之不同光罩，試繪出此反相器的剖面圖並說明製造流程。（16 分） 說明此電路在運作時產生閂鎖現象（Latch-up）發生的原因以及解決方法。（12 分）

在積體電路製造上，為降低晶片面積，提高每片晶圓（Wafer）的晶粒數量，通常會 提供多層金屬導線，使電路設計所需求的訊號連接採立體化的方式呈現。 金屬導線由靠近矽基板（座）的M1 往上到Mn（假設總共有n 層的金屬導線）， 試問在實體電路設計上，如何使用這些不同的金屬層（M1…Mn）？這些金屬層 的寬度大小為何（假設厚度皆相同）？（10 分） 試說明在製程演進過程中，金屬導線逐漸由傳統的鋁製程改為銅製程的原因以及 是否增加製造的成本？（6 分） 試說明Metal Migration 的現象如何發生？如何避免？（6 分）

如何降低積體電路的功耗已成為相當重要的議題，尤其在可攜式電子產品的應用上。 在積體電路製造上可提供雙電壓的製程技術，滿足低電壓低功耗的電路設計需求。 如何在製程參數設定上提供雙電壓的設計方案？（10 分） 當提供電壓（Supply Voltage VDD）降低時是否造成電晶體特性的改變？如何在製 程或電路設計上降低漏電流的效應？（14 分）

在積體電路設計上，晶圓廠商為因應不同功能需求而開發差異性的製造技術，例如 標準的邏輯製程和DRAM 製程。 試說明邏輯製程和DRAM 製程的主要差異。（8 分） 一般DRAM 的製程主要採溝槽式（Trench）和堆疊式（Stack），說明此兩方案 的製造技術以及在高儲存容量下的優劣分析。（10 分） 欲實現一個具有高記憶容量的高速特殊應用積體電路（High-Speed ASIC），試分 析分別在邏輯製程和DRAM 製程實現的優缺點。（8 分） A Y VDD A Y GND 圖b 圖a P-Substrate（P 型基座） Metal Contact P+-diffusion N+-diffusion Polysilicon N-well

在西元2007 年，某一國際知名半導體公司宣布推出一最先進之NAND 型快閃記憶 體（NAND Flash memory）單一晶片，該晶片係以50 奈米（nm）製程製作，內含 160 億個位元（bit）。試說明每一位元約占多少面積？（6 分）如一位元的電路為 正方形的話，則其長度約為多少倍的線寬？（6 分）

在實際應用中除第一題中所提及的NAND 型快閃記憶體，尚有一種NOR 型快閃記 憶體，試說明此兩者之間電路架構的相異之處，（10 分）並詳述此二種記憶體之各 自應用範圍有何不同。（10 分）

以一N-well CMOS 製程為例，說明製作一PMOS 電晶體所需之各項步驟。（20 分）

請解釋下列名詞：（每小題8 分，共48 分） Diffusion 光阻 LDD structure Hot electron Tunneling E-beam lithography and its advantage

以典型之P 型矽基板、N 井（Well）結構之CMOS 製程，如擬完成下圖的電路製作， 按合理的製程步驟順序，具體條列所需的各層光罩名稱與其使用目的，並畫出對應 之元件完成剖面圖。其中，R1 為P+擴散電阻、M1 為增強型NMOS 電晶體。 （24 分） 單電晶體放大器圖

請說明CMOS 製程中，多晶矽層薄膜之製作方法，並列舉至少三種多晶矽層在CMOS 電路與製程中之用途。（16 分）

請具體詳述「濕式蝕刻（Wet etching）」與「乾式蝕刻（Dry etching）」等技術之特性、 優缺點與用途。（20 分）

請以P 型矽基板、N 井（Well）結構之CMOS 製程為例，詳述CMOS 電路之閂鎖（Latch up）效應如何產生？以及有那些製程方法可以減少閂鎖現象的發生？（20 分）

請解釋下列名詞，並簡述其在積體電路結構之重要性或性能之衝擊：(每小題5 分， 共20 分) STI Electromigration CMP Spacer R1 VDD VIN VOUT M1

新竹科學園區內需水量年年遽增，伴隨著區外廢水公害問題頻傳。主要是矽半導體 積體電路(IC)製造代工廠增加很多，這些IC 廠裡，為了提高良率，生產過程裡需要 很多清洗(Cleaning)製程，（每小題5 分，共20 分） 具體描述清洗製程主要去除那幾種污染？ 詳述這幾種污染各有可能的來源是何處？ 一般IC 清洗(Cleaning)製程中，針對 的各種污染，主要各使用什麼化學品？ 不影響產量情況下，IC 製程本身要如何努力，以求降低整廠用水量或廢水量？

半導體邏輯CMOS IC 元件製造流程裡，需要使用很多片光罩(Mask)。以N 型矽基板、 雙井(Twin Well)結構為例，具體條列主要的CMOS 製程步驟順序，並畫出元件局部 完成剖面圖，同時說明各光罩的目的。（20 分）

半導體製造的技術演變裡，過去都是追求微細加工，譬如5μm 到3μm 到2μm，甚至到 1μm 以下、到0.13μm。目前已漸改為追求新材料技術，譬如Low-k 絕緣材料、銅(Cu) 金屬材料等。（每小題10 分，共20 分） 具體描述需要Low-k、Cu 理由何在？ 具體描述雙鑲崁(Dual Damascene)製程步驟。

隨LSI 元件密度提高及多層配導線的使用，半導體製程漸趨複雜，其中平坦化 (Planarization)技術越來越重要，（每小題10 分，共20 分） 具體詳述什麼是平坦化技術？ 複雜製程中若沒有平坦化技術，會有什麼重要影響？詳述其理由。

IC 製程裡，光蝕刻(Photo-Lithography)技術是決定半導體元件構造微細化的能力， （每小題10 分，共20 分） 條列詳述一般光蝕刻技術裡主要包含那些製程步驟及其技術內容？ 又微細化能力(解像力)是決定在那些參數？