103年度民專訴字第48號｜智財：侵害專利權有關財產權爭議等｜裁判日期：104 年 10 月 12 日

智慧財產法院民事中間判決 103年度民專訴字第48號原告ToshibaCorporation（東芝股份有限公司；株式會社東芝）法定代理人HideoKumagai（熊谷英夫）訴訟代理人黃章典律師訴訟代理人簡秀如律師上一人複代理人湯舒涵律師訴訟代理人樓穎智被告力晶科技股份有限公司法定代理人陳瑞隆上一人訴訟代理人李文賢專利師被告力積電子股份有限公司法定代理人蔡國智被告智旺科技股份有限公司 1兼法定代理人黃崇仁被告瑄譽科技有限公司法定代理人張馨文上五人共同訴訟代理人陳錦隆律師訴訟代理人陳維鈞律師上列當事人間侵害專利權有關財產權爭議等事件，本院就中間爭點於104年9月3日言詞辯論終結，並為中間判決如下：主文一、中華民國第154717號「非揮發性半導體記憶體」發明專利請求項1、3、5、6，及中華民國證書號第I238412號「半導體積體電路」發明專利請求項7、13、15、17、18，並無應撤銷之原因。二、被告力積電子股份有限公司販賣之型號A5U1GA31ATS-BC、 A5U2GA31BTS-BC、A5U4GA31ATS-BC晶片產品，落入中華民國第154717號「非揮發性半導體記憶體」發明專利請求項 1、3、5、6之專利權範圍，及中華民國第I238412號「半導體積體電路」發明專利請求項7、13、15、17、18之專利權範圍。三、原告主張之其餘產品（如附表編號5至10所示）無法證明落入上開二項專利權範圍。事實及理由甲、程序方面一、按各種獨立之攻擊或防禦方法，達於可為裁判之程度者，法院得為中間判決。請求之原因及數額俱有爭執時，法院以其 2原因為正當者，亦同，民事訴訟法第383條第1項定有明文，又關於智慧財產權侵害之民事訴訟，其損害額之審理，應於辯論是否成立侵害後行之，智慧財產案件審理細則第35條前段亦定有明文。本件於審理損害賠償之前，先就系爭專利是否具有應撤銷之原因，系爭產品是否落入系爭專利申請專利範圍之爭點，進行言詞辯論，辯論終結後，本院認為上開爭點已達於可為裁判之程度，爰依民事訴訟法第383條第1 項規定，先為中間判決。二、按攻擊或防禦方法，除別有規定外，應依訴訟進行之程度，於言詞辯論終結前適當時期提出之。當事人意圖延滯訴訟，或因重大過失逾時始行提出攻擊或防禦方法，有礙訴訟之終結者，法院得駁回之，民事訴訟法第196條第1項、第2項前段定有明文。經查，本院於民國（下同）104年5月5日會同兩造整理系爭專利一、二之有效性爭點（見本院卷三第250 -252頁），兩造並於104年3月24日、5月5日、6月9日、104年7月21日言詞辯論期日，就系爭專利一、二是否有得撤銷之事由進行言詞辯論，經本院諭知將於104年9月3 日庭期就系爭產品是否侵害系爭專利一、二及系爭專利是否有得撤銷之事由之爭點，開示初步判斷結果，被告竟於104 年8月4日具狀追加提出被證12、被證13、被證14、被證15 為系爭專利二之有效性證據，其中被證12、13分別為系爭專利二之日本對應案及中國大陸對應案及申請歷史光碟檔案，被證14為被告先前提出之被證4三星電子公司之型號K9W4 G08U1M快閃記憶體產品第1.4版規格書，被證15為美國第 US6,320,793號專利案。除被證14屬被證4之補強證據外，其餘均屬新證據。且被證12、被證15 為日文及英文文件，被告並未附具中文譯本，被證12 3、13之申請歷史光碟檔案未列印紙本，亦未指明申請歷史檔案中與本件爭點相關之段落，且本件訴訟自103年5月繫屬本院已一年多，被告應有充分時間蒐集相關證據，竟於兩造就專利有效性之爭點辯論完畢後，始追加提出系爭專利二有效性之新證據，自屬重大過失逾時提出攻擊防禦方法，且有礙訴訟之終結者，除被證14屬先前提出之被證4之補強證據外，其餘追加之新證據，依本件訴訟進行程度，均已逾時提出攻擊防禦方法，本院不予審酌。乙、實體方面壹、原告主張略以：一、原告東芝股份有限公司係中華民國證書號第154717號「非揮發性半導體記憶體」發明專利（下稱系爭專利一），及中華民國證書號第I238412號「半導體積體電路」發明專利（下稱系爭專利二）之專利權人，系爭專利一之專利保護期間自民國（下同）91年5月1日起至110年5月9日止，系爭專利二專利保護期間自94年8月21日起自111年12月2日止，其技術內容及權利範圍，均如專利說明書及申請專利範圍所載（原證四、五）。二、查被告力晶科技股份有限公司（下稱被告力晶公司）、力積電子股份有限公司（下稱被告力積公司）、智旺科技股份有限公司（下稱被告智旺公司）之登記營業項目主要均為電子零組件製造業等；而被告瑄譽科技有限公司（下稱被告瑄譽公司）之登記營業項目主要則為電子材料批發與零售業等。被告力晶公司於101年報中宣稱其自99年第四季開始投入N ANDFlash量產（原證13號：力晶101年報第43頁影本），查其產品多皆交由關係企業進行後續之產銷活動；其中力積於公司網頁上即曾宣稱其製造並銷售如附表1所示之SLCNA 4NDFlash產品（原證14號），目前之網頁上之SLCNAND Flash產品亦列有相同型號產品（原證15號），顯見其就NA NDFlash產品之產銷行為，確實持續迄今。三、經原告派員與被告力積公司接洽購買上揭網頁中之產品，被告力積公司告知其產品均由經銷商即被告瑄譽公司負責銷售。經再與被告瑄譽公司聯繫，取得A5U1GA31ATS-BC（下稱系爭產品一）、A5U2GA31BTS-BC（下稱系爭產品二）、A5 U4GA31ATS-BC（下稱系爭產品三）、A5U12A31ATS-BC（下稱系爭產品四）四項產品及產品規格書（產品規格書見原證16、17、18、41）。關於其採購及分裝過程，以及瑄譽所開立之銷貨單影本，均有公證書可證（原證19號、20、42）。依據系爭產品一之規格書第31頁（原證16號）所示，其製造者編碼（MakerCode）為92h，由JEDECSTANDARD之「StandardManufacturer'sIdentificationCode」（參原證21號）可知，共有8家廠商共用「92」作為MakerCode，其中僅有被告智旺公司係以從事NANDFlashMemory之製造為主要業務，準此，以力積品牌販售之系爭產品一，應為被告智旺公司所製造或供應。另依據系爭產品二及系爭產品三之規格書所示（原證17、18號，均見第39頁），其製造者編碼為C 8h；共有8家廠商共用「C8」作為MakerCode，其中僅有被告力晶公司係以從事NANDFlashMemory之製造為主要業務，準此，系爭產品二及三雖以被告力積公司品牌販售，但實係由被告力晶公司所製造。另依系爭產品四之規格書所示（原證41第32頁），其製造者編碼亦為C8h，故亦係由被告力晶公司所製造。四、被告智旺於其公司網頁標榜：其董事長黃崇仁博士亦為力晶科技（股)公司的董事長。智旺科技在力晶集團龐大的資源支 5持下，具有得天獨厚的研發生產優勢，並挾力晶科技公司12 吋晶圓廠產能的支援，自主研發量產NANDFlashIC等語（參前揭原證23號及原證24號），可合理推知上揭型號產品之設計及製造，均有被告力晶公司之協助，或甚至是由被告力晶公司工廠所製造者。此再由被告力晶公司於其公司英文網頁中聲稱力晶為台灣唯一擁有NANDFlash技術的公司等語（原證14號及原證22號），更足證之。五、經原告公司技術人員將系爭產品一、二、三、四分別拆解並進行實驗分析結果，確認系爭產品一、二、三均落入系爭專利一之申請專利範圍第1項、第3項、第5項及第6項，及系爭專利二之申請專利範圍第7項、第13項、第15項、第1 7項及第18項之權利範圍。系爭產品四則落入系爭專利一之申請專利範圍第1項、第6項之權利範圍，關於侵權分析之方法及結論，請分別參酌原證26至31，及原證43號之侵害分析報告。六、綜上，由被告力晶公司、力積公司、智旺公司及瑄譽公司共同組成的產銷網所經營之NANDFlashMemory產品，落入原告系爭專利一及系爭專利二之專利範圍。而由前述之產銷關係、各公司間之投資關係及合作歷史，更可合理推知被告四家公司間應係以被告力晶公司為首，負責設計及製造或協助製造相關NANDFlashMemory產品，並領導其他共同被告公司組成緊密產銷團隊，於市場上推廣由被告力晶公司所設計及製造之NANDFlashMemory產品；彼等應認為構成共同侵權行為無疑。七、被告公司等既係以製造、銷售NANDFlashMemory產品為主要業務，自應負有查核他人專利技術之注意義務，且以原告在全球業界中之地位，被告等實難推諉不知或不察系爭二專 6利之存在及技術內容。事實上，原告亦於101年2月、5月間曾發函予被告力晶公司（原證32號及原證33號），提醒原告在此領域中擁有諸多關鍵技術；則以被告力晶公司為首與其他三被告公司所構成之NANDFlashMemory產銷團隊，對於其產品是否侵害原告專利，更應予以查核並避免侵權，迺彼等卻捨此不為，其侵權行為顯係出於故意或過失。原告復於103年5月20日再對被告力晶公司寄發存證信函，通知其所製造之NANDFlashMemory產品落入系爭專利一及系爭專利二之範圍（原證34號），然被告力晶公司卻不予置理，繼續遂行相關產品之製造、販賣，更足見其侵權之故意。八、被告力晶公司、力積公司、智旺公司及瑄譽公司共同製造、販售侵害系爭專利之系爭侵權產品，原告自得依修正前專利法第84條第1項前段、現行專利法第96條第2項對其等請求損害賠償，並依民法第185條第1項規定，請求彼等負連帶賠償責；原告同時並依現行專利法第96條第1項規定訴請排除及防止侵害。另對於上開被告等所製造及販賣之侵權產品，依現行專利法第96條第3項規定，原告亦得請求其銷毀，並應自市場上回收已鋪貨產品等必要之處置。按公司負責人對於公司業務之執行，如有違反法令致他人受損害時，對他人應與公司負連帶賠償之責，公司法第23條第2項定有明文。前揭公司法第23條第2項所定公司負責人對第三人之責任，乃基於法律之特別規定，異於一般侵權行為，就其侵害第三人之權利，原不以該董事有故意或過失為成立之條件（最高法院73年度台上字第4345號判決、90年度台上字第382 號判決、98年度台上字第1857號判決參見）。被告黃崇仁於 101年11月11日之前乃被告力晶公司之董事長，其雖自101 年11月12日卸任董事長，但仍續任董事，並擔任該公司之 7執行長，亦屬公司之經理人。依公司法第8條第1項及第2 項規定，被告黃崇仁無論於擔任董事長期間或卸任董事長後至今，均為被告力晶公司之負責人，依法自應與被告力晶公司對原告負連帶損害賠償責任。九、並聲明：翌日起至清償日止，按年息5％計算之利息。販賣之要約、販賣、使用或進口如附表一所示各型號系列之N ANDFlashMemory產品及其他一切侵害中華民國證書號第15 4717號或第I238412號發明專利之產品。瑄譽公司應予回收並銷毀。行安和分行可轉讓定期存單供擔保，請准宣告假執行。貳、被告抗辯略以：一、被告力積公司確有銷售系爭產品一、二、三、四，對原告提出之產品規格書不爭執其真正，惟系爭產品一、二、三、四係由被告力晶公司製造，被告力積公司再向被告力晶公司購買（見104年1月20日言詞辯論筆錄，本院卷二第218-219 頁）；至於附表一編號第5至8項產品，被告力積公司只是先將型號放在網頁上測試市場的詢問度，若詢問度高，才會進一步進行產品規格書之製作，並安排生產，但因事後該4 項產品乏人詢問，所以從未銷售（見本院卷第52頁）。至於原告104年3月24日民事陳報（二)狀所追加之A5U1GA31A BF-BC與A5U1GA41ATS-BC二型號產品（附表一編號9、10 8產品）部分，原告提出之原證15最後一頁，被告力積公司網頁上，並無該兩項產品之型號，原告提出之原證44號被告力積公司英文網頁，則係被告力積公司於歐洲之獨立銷售代表個人所維護經營，此觀其網址註冊人登記為RogerVanAken ，而非被告力積公司(ZentelElectronicsCorporation)即明，故原證44網頁並非被告力積公司製作與授權，而係Roger VanAken直接複製被告力積公司網頁並稍作修改，被告力積公司從未銷售該二項產品（見被告104年5月11日陳報狀，本院卷四第1-2頁）。二、系爭產品並未侵害系爭專利一及系爭專利二，理由詳如被告歷次答辯狀所載。三、系爭專利一及系爭專利二均有得撤銷之事由，證據及組合方式如下，理由詳見被告歷次答辯狀所載： 5足以證明系爭專利一請求項1、3、6不具新穎性。 6足以證明系爭專利一請求項1、3、6不具新穎性。 5與被證6之組合足以證明系爭專利一請求項1、3、6 不具進步性。 5與被證7之組合足以證明系爭專利一請求項5不具進步性。 6與被證7之組合足以證明系爭專利一請求項5不具進步性。 1、3、5、6違反83年專利法第71條第 3款之規定。 2足以證明系爭專利二請求項7、13、15、17、18不具新穎性。 93足以證明系爭專利二請求項7、13、15、17、18不具新穎性。 4足以證明系爭專利二請求項7、13、15、17、18不具新穎性。 2與被證3之組合足以證明系爭專利二請求項7、13、 15、17、18不具進步性。 2與被證4之組合足以證明系爭專利二請求項7、13、 15、17、18不具進步性。 3與被證4之組合足以證明系爭專利二請求項7、13、 15、17、18不具進步性。 8足以證明系爭專利二請求項7、13、15、17、18不具新穎性？四、被告瑄譽公司另辯稱：該公司僅為代理銷售商，與製造生產無任何相關，無法得知電子材料設計如此精密專業之資訊，公司亦無此方面專業工程人士，也無從得知產品是否有專利權之問題，對於涉及本件侵害專利權爭議，實感不解及遺憾，該公司為一從頭到尾不知情之買賣業者等語。五、並聲明：不利判決，請准供擔保免為假執行。、兩造不爭執事項：一、原告為系爭專利一、系爭專利二之專利權人。二、系爭產品一、二、三、四均係被告力晶公司所製造，被告力積公司再向被告力晶公司購買後對外銷售（見本院卷二第218 頁）。三、被告對於原告提出系爭產品一、二、三、四規格書（原證16 10、17、18、41）之真正不爭執（見本院卷二第219頁）。肆、本件兩造間有所爭執並已達於可為裁判程度之爭點如下：一、專利有效性部分（見本院卷三第251-252頁）： 5是否足以證明系爭專利一請求項1、3、6不具新穎性？ 6是否足以證明系爭專利一請求項1、3、6不具新穎性？ 5與被證6之組合是否足以證明系爭專利一請求項1、3 、6不具進步性？ 5與被證7之組合是否足以證明系爭專利一請求項5不具進步性？ 6與被證7之組合是否足以證明系爭專利一請求項5不具進步性？ 1、3、5、6是否違反83年專利法第71 條第3款之規定？ 2是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？ 3是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？ 4是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？ 2與被證3之組合是否足以證明系爭專利二請求項7、1 3、15、17、18不具進步性？ 2與被證4之組合是否足以證明系爭專利二請求項7、1 3、15、17、18不具進步性？ 3與被證4之組合是否足以證明系爭專利二請求項7、1 3、15、17、18不具進步性？ 118是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？二、專利侵權部分： 1、3、5、6之專利權範圍？ 1、3、5、6之專利權等範圍？ 1、3、5、6之專利權範圍？ 1、6之專利權範圍？ 7、13、15、17、18之專利權範圍？ 7、13、15、17、18之專利權範圍？ 7、13、15、17、18之專利權範圍？伍、得心證之理由一、專利有效性之判斷：院應就其主張或抗辯有無理由自為判斷，不適用民事訴訟法、行政訴訟法、商標法、專利法、植物品種及種苗法或其他法律有關停止訴訟程序之規定。前項情形，法院認為有撤銷、廢止之原因時，智慧財產權人於該民事訴訟中不得對於他造主張權利，智慧財產案件審理法第16條定有明文。本件被告抗辯系爭專利一、二有得撤銷之事由，本院應就系爭專利有無得撤銷之事由自為判斷。查系爭專利一申請日為90年5月10日，經 12濟部智慧財產局於91年4月3日審定准予專利，並於91年5 月1日公告，故系爭專利一是否有得撤銷專利權之情事，應以核准審定時所適用之83年1月21日公布施行之專利法（下稱83年專利法）論斷；系爭專利二申請日為91年12月3日，經濟部智慧財產局於94年5月11日審定准予專利，並於9 4年8月21日公告，故系爭專利二是否有得撤銷專利權之情事，應以核准審定時所適用之92年2月6日修正公布、93年 7月1日施行之專利法（下稱92年專利法）論斷。請取得發明專利：一、申請前已見於刊物或已公開使用者。又發明係運用申請前既有之技術或知識，而為熟習該項技術者所能輕易完成時，雖無前項所列情事，仍不得依本法申請取得發明專利。有下列情事之一者，專利專責機關應依職權撤銷其發明專利權，三、說明書或圖式不載明實施必要之事項，或記載不必要之事項，使實施為不可能或困難者，83年專利法第20 條第1項第1款、第2項、第71條第3款定有明文。又按，凡可供產業上利用之發明，無下列情事之一者，得依本法申請取得發明專利：一、申請前已見於刊物或已公開使用者。二、申請前已為公眾所知悉者。發明雖無第一項所列情事，但為其所屬技術領域中具有通常知識者依申請前之先前技術所能輕易完成時，仍不得依本法申請取得發明專利，92年專利法第22 條第1項、第4項、第26條第2、3項定有明文。。專利是否具有應撤銷之事由，應由主張系爭專利無效之人舉證證明之。二、系爭專利之技術分析： 1314頁，系爭專利之目的在於將起始電位給與單元單位之後，將程式電位Vpgm及中間電位Vpass給與字元線，到結束通道升壓的期間，將使汲極側／源極側選擇閘電晶體充分成為斷開狀態之類的電位給與這些選擇閘電晶體的閘極，防止在通道升壓時產生漏電流而引起寫抑制電位降低。及連接於至少一個記憶單元和位元線之間的選擇閘電晶體，包含寫動作連續的第一、第二及第三期間，以各期間的選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位＞第三電位＞第二電位的關係成立。１.系爭專利一圖6為寫方式的反及型快閃記憶體之圖２.系爭專利一圖7為顯示圖6的記憶單元陣列的電路結構之圖 14 ３.系爭專利一圖8為寫方式第1例之信號波型圖系爭專利一申請專利範圍共計41個請求項，其中請求項1 、2、9、16~21、36、39及40等請求項為獨立項，其餘均為附屬項。而原告主張受侵害之請求項1、3、5及6，內容 15如下：選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者。 1項之非揮發性半導體記憶體：其中前述第一期間係將與程式資料相應的電位或不取決於程式資料的一定電位作為起始電位供應到前述至少一個記憶單元之通道之期間者。 1項之非揮發性半導體記憶體：其中前述第三期間係當前述位元線為第四電位時，將前述第四電位經由前述選擇閘電晶體轉移到前述至少一個記憶單元之通道，而當前述位元線為第五電位時，使前述選擇閘電晶體仍然呈斷開狀態，維持前述至少一個記憶單元的通道電位之期間者。 1項之非揮發性半導體記憶體：其中前述第二期間係使前述選擇閘電晶體呈斷開狀態之期間者。 3、13~14頁，系爭專利之NAN D單元型EEPROM設有成功（Pass)/失敗（Fail)判定電路（Pass/Fail判定電路)14及成功（Pass)/失敗（Fail)保留電路（Pass/Fail保留電路)15。上述Pass/Fail判定電路14連接於上述位元線控制電路2，上述Pass/Fail保留電路15 連接於上述Pass/Fail判定電路14。上述Pass/Fail保留電 16路15如由移位暫存器構成。 Pass/Fail判定電路14判定是否正常地進行寫入或刪除。而於正常地進行寫入或刪除時判定為成功（Pass)狀態，否則判定為失敗（Fail)狀態。 Pass/Fail判定電路14之Pass/Fail判定於寫入或刪除動作結束後，送達Pass/Fail保留電路15予以保留。此外，檢查Pass/Fail狀態用之命令經由I/O焊墊I/O-1~I/ O-8自外部供給時，該命令係經由資料輸入輸出緩衝器4 輸入命令解碼器13，並自命令解碼器13輸出控制信號，依據該控制信號，被Pass/Fail保留電路15保留之Pass/Fa il判定結果輸入資料輸入輸出緩衝器4，而後，自I/O焊墊I/O-1~I/O-8之任何一個選擇性輸出。 NAND單元型EEPROM中，於資料寫入動作中可並行進行寫入資料的輸入動作，以縮短整個寫入程序所需時間。其具備於動作結束後，其動作成功（Pass)/ 失敗（Fail)結果保留於半導體晶片內之第一動作及第二動作，於連續進行第一動作與第二動作時，具有於第一及第二動作結束後輸出第一動作之成功/失敗結果與第二動作之成功/失敗結果兩者的動作。１.系爭專利二圖1為NAND單元型EEPROM整體概略的區塊圖 17 系爭專利二申請專利範圍共計28個請求項，其中請求項1 、7、10、13及19等請求項為獨立項，其餘均為附屬項。而原告主張受侵害之請求項7、13、15、17及18，內容如下： /失敗判定電路，其係配置成判定前一動作結果，並輸出成功/失敗信號；成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果。 18一動作與第二動作；上述第一動作結束後，於內部保留其動作之成功/失敗結果，上述第二動作結束後，於內部保留其動作之成功/失敗結果，上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部。 13項之半導體積體電路之操作方法，其中上述第一、第二動作均係資料寫入動作。 13項之半導體積體電路之操作方法，其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行。 17項之半導體積體電路之操作方法，其中上述記憶體單元陣列包含配置成行列狀之數個NAND 型單元。三、系爭產品技術內容：本件原告主張侵害系爭專利之系爭產品共計10項，分別為型號「A5U1GA31ATS-BC」晶片產品（下稱系爭產品一）、型號「A5U2GA31BTS-BC」晶片產品（下稱系爭產品二）、型號「A5U4GA31ATS-BC」晶片產品（下稱系爭產品三）、型號「A5U12A31ATS-BC」晶片產品（下稱系爭產品四）、型號「A5U8GA31ATS-BC」晶片產品、型號「A5R1GA31AKD-BC 」晶片產品、型號「A5R2GA31BKD-BC」晶片產品及型號「 A5R4GA31AKD-BC」、型號「A5U1GA31ABF-BC」晶片產品、型號「A5U1GA41ATS-BC」晶片產品（見原告104年3月2 4日陳報二狀所附附表一，本院卷三第36頁），惟原告僅購得系爭產品一至四，並提出侵權比對分析報告（見原證26至原證31及原證43），其餘產品則未提出，被告則堅決否認有 19製造及銷售除系爭產品一至四以外之晶片產品，原告未為進一步之舉證，難認已盡舉證之責任，本院僅就原告提出之4項晶片產品進行侵權比對，合先敘明。玆就系爭產品一至四之相關技術內容，分述如下： 1Gb單層單元反及型快閃記憶體（SLCNAND Flash)。１.功能方塊圖（原證16第6頁）２.狀態暫存器定義表（原證16第30頁）３.狀態讀取循環之時間波形圖（原證16第18頁） 20 ４.快取寫入之時間波形圖（原證16第27頁）５.實物照片（原證26第9、10頁） 21 ６.量測波形圖（原證26第14頁） 22 2Gb單層單元反及型快閃記憶體（SLCNAND Flash)。１.功能方塊圖（原證17第6頁）２.狀態暫存器定義表（原證17第48頁） 23 ３.狀態讀取循環之時間波形圖（原證17第24頁）４.快取寫入之時間波形圖（原證17第44頁） 24 ５.實物照片（原證28第10、11頁） 25 ６.量測波形圖（原證28第15頁） 4Gb單層單元反及型快閃記憶體（SLCNAND 26Flash)。１.功能方塊圖（原證18第6頁）２.狀態暫存器定義表（原證18第48頁） 27３.狀態讀取循環之時間波形圖（原證18第24頁）４.快取寫入之時間波形圖（原證18第44頁）５.實物照片（原證30第9、10頁） 28 ６.量測波形圖（原證30第14頁） 29 512Mb單層單元反及型快閃記憶體（SLCNAN DFlash)。１.實物照片（原證43第8、9頁） 30 2.量測波形圖（原證26第14頁） 31四、有效性證據整理： 2：2001年7月10日公告之美國第US6259630B1號專利案。 3：2001年8月28日公告之美國第US6282121B1號專利案。 4：2004年5月19日撰寫之三星電子公司之型號K9W4G 08U1M快閃記憶體產品規格書。 5：2000年1月11日公告之美國第US6014328號專利案。 6：2000年2月15日公告之美國第US6026025號專利案。 7：1995年11月公開之電子電機工程師學會期刊「A3.3 V32MbNANDFlashMemorywithIncrementalStepPulseProgr ammingScheme」論文。 8：2001年7月5日撰寫之三星電子公司之型號K9F1G0 8Q0M-YCB0,YIB0快閃記憶體產品規格書。五、有效性證據技術分析： 2為2001年7月10日公告之美國第US6259630B1號「 NONVOLATILESEMICONSUCTORMEMORYDEVICEEQUIP PEDWITHVERIFICATIONCIRCUITFORIDENTIFYINGTHE ARRRESSOFADEFECTIVECELL」專利案（見本院卷二第2 45-258頁），被證2公告日係早於系爭專利二優先權日（2001 年12月19日、2002年10月25日），可為系爭專利二之先前技術。 2技術內容：被證2圖1揭露一種非揮發性半導體記憶體裝置，其包含一驗證電路103、一驗證狀態輸出電路104及一輸出電路106 32。驗證電路103係供輸出驗證狀態資訊，指示於記憶體陣列 101之記憶體晶胞上執行寫入驗證操作或抹消驗證操作的結果（參發明說明第6欄第45至48行）。驗證電路103於此時接收由M頁緩衝器子區塊於PV信號線PV0至PV（N-1) 發送的個別寫入驗證信號，當發現對應第n個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位，當發現全部對應第n個元件頁緩衝器之記憶體晶胞皆為正常時，對應寫入驗證信號PV被設定為高準位，響應寫入驗證信號PV0至PV（N-1)，驗證電路103輸出驗證狀態信號VPASS0至VPASS（N-1)，此時各驗證狀態信號VPASS指示寫入驗證作業結果（參發明說明第6欄第59 行至第7欄第5行）。驗證狀態輸出電路104接收全部由驗證電路103發送的驗證狀態信號VPASS0至VPASS（N-1) ，且暫時儲存該信號，當至少一驗證狀態信號指示記憶體晶胞出現瑕疵時，驗證狀態輸出電路104輸出一總驗證狀態信號VPASS指示整個記憶體裝置於被寫入或抹消後出現的任何瑕疵，否則驗證狀態輸出電路104輸出總驗證狀態信號V PASS指示整個記憶體裝置於被寫入或抹消後的正常狀態，由驗證狀態輸出電路104輸出的總驗證狀態信號VPASS輸送至控制器100及第二閂鎖電路107（參發明說明第7欄第 44至57行）。第二閂鎖電路107接收由驗證狀態輸出電路 104發送的總驗證狀態信號VPASS，且暫時儲存該信號，第二閂鎖電路107輸出此信號VPASS之響應信號VPL至輸出電路106之第一子區塊106-0，信號VPL由第一子區塊106- 0傳送至快閃記憶體接腳IO0（參發明說明第8欄第17至2 3行）。輸出電路106包括N子區塊106-0至106-（N-1)，由資料匯流排發送的資料信號DATA0至DATA（N-1)供給 33輸出電路106之子區塊106-0至106-（N-1)，當由快閃記憶體輸出資料信號時，資料信號由輸出電路106發送至輸入/ 輸出接腳IO0至IO（N-1)，如此資料信號DATA0至DATA （N-1)被輸出於快閃記憶體之接腳IO0至IO（N-1)（參發明說明第7欄第62行至第8欄第3行）。 2圖1為一非揮發性半導體記憶體裝置方塊圖，圖10 為該非揮發性半導體記憶體裝置之寫入驗證操作時序圖。 34 3為2001年8月28日公告之美國第US6282121B1號「F LASHMEMORYDEVICEWITHPROGRAMSTATUSDETECTI ONCIRCUITRYANDTHEMETHODTHEREOF」專利案（見本院卷二第259-272頁）。被證3公告日係早於系爭專利二優先權日（2001年12月19日、2002年10月25日），可為系爭專利二之先前技術。 3技術內容：被證3圖8、圖9揭露一種快閃記憶體裝置，該快閃記憶體裝置支援同時寫入兩個記憶體晶胞陣列200a及200b的功能，其包括一寫入狀態偵測電路300接收經由行閘極電路 220a及220b傳輸的資料DM1i和DM2i，並檢查每個資料D M1i及DM2i是否皆在寫入狀態（參發明說明第10欄第33 至40行）。寫入狀態偵測電路300具有資料狀態偵測電路 310及312分別對應於記憶體晶胞陣列200a及200b，電路3 3510檢查來自相對記憶體晶胞陣列200a經由列閘極電路220a 傳輸而讀取出來的資料位元DM1i是否係關於寫入狀態，其檢查結果係由電路300輸出信號pf_dM1FALL，資料狀態偵測電路312檢查來自相對記憶體晶胞陣列200b經由列閘極電路22b讀取出來的資料位元DM2i是否係關於寫入狀態，其檢查結果係由電路300輸出信號pf_dM2FALL（參發明說明第11欄第5至18行）。寫入狀態偵測電路300具有第一及第二暫存器314及316於最後寫入週期分別儲存由資料狀態偵測電路310及312輸出信號pf_dM1FAIL及pf_dM2FAI L（參發明說明第11欄第37至44行）。寫入狀態偵測電路 300更包含第三暫存器328，並輸出旗標信號PF_FSR1及PF _FSR2指示各記憶體晶胞200a及200b的寫入成功/失敗（參發明說明第14欄第5至9行）。 3圖8為一快閃記憶體裝置方塊圖，圖9為該快閃記憶體裝置之寫入狀態偵測電路方塊圖，圖6為一快閃記憶體裝置寫入操作流程圖。 36 374為2004年5月19日撰寫之三星電子公司之型號K9W4 G08U1M快閃記憶體產品第1.7版之規格書（見本院卷二第29 2-331頁）。 4撰寫之日期晚於系爭專利二之優先權日（2001年1 2月19日），不可為系爭專利二之先前技術。 104年4月30日民事答辯（三）狀第33頁雖主張：「被證4第1頁RevisionHistory欄內記載該說明書第0.0版於2001年8月30日初次公開，答辯二狀引述內容並未見後續修改，足證被證4引述內容於2001年8月30日即已公開」、「產品規格書係併同產品一併對外發表，以供（潛在) 客戶參考、驗證、購買或使用該產品，尤其三星電子公司於 2001年8月30日亦同時對外發布其1G之NAND快閃記憶體已開發完成對外送樣（請見被證4號附件第3、4頁)，被證4確係已公開之資訊」、以及「『Advance』或『Preli minary』實係規格書撰寫者或產品設計者所註記，其目的在提醒規格書使用者就該規格書所載產品之開發狀態，『Adv ance』或『Preliminary』之記載實與該規格書公開與否無涉」云云。惟查，被證4第1頁所載日期「2001年8月30日」記載於「撰寫日期（DraftDate）」欄內，藉此僅能判斷第0.0版產品規格書於2001年8月30日撰寫，而無從得知確切公開日期為何，難認第0.0版產品規格書已於該撰寫日期當日公開。次查被證4係型號K9W4G08U1M、K9W4G16 U1M、K9K2G08Q0M、K9K2G16Q0M、K9K2G08U0M、K9K 2G16U0M快閃記憶體產品規格書，該些產品為儲存容量2G bit、4Gbit之快閃記憶體產品（參被證4第3頁最末段)，被證4號附件第3、4頁所報導之「1G」NAND快閃記憶體，明顯非指被證4型號K9W4G08U1M、K9W4G16U1M、K9 38K2G08Q0M、K9K2G16Q0M、K9K2G08U0M、K9K2G16U0M 快閃記憶體產品，兩者之間無法勾稽。另參酌被告所提被證 9（飛索半導體公司之快閃記憶體產品規格書）第2頁有關「Advance」與「Preliminary」之相關說明：「本公司正在研發某特定產品，但尚未承諾任何可供製造之設計（Thead vnceinformationdesignationindicatesthatSpansionInc.isdevelopingoneoremorespecificproducts,buthasnotcommittedan ydesigntoproduction）」、「產品開發已在進行，且已有交付製造之承諾（Thepreliminarydesignationindicatesthatthe productdevelopmenthasprogressedsuchthatacommitment toproductionhastakenplace）」，可知註記「Advance」與「Preliminary」均指產品在開發階段，而尚在開發階段之產品規格書應無理由公布給一般大眾知悉，堪認上開註記「 Advance」與「Preliminary」之產品規格書應僅給特定客戶參考，而非公開給不特定多數人閱覽，被告主張不足採信。 104年8月4日民事答辯（七）狀另提出被證14 號（與被證4號相同型號之第1.4版規格書），並主張：「該規格書於2001年8月30日即已初次公布（InitialIssue ）第0.0版，而其第0.1版至第1.4版均未註記Advance或 Preliminary，抑且，該規格書於2001年11月5日修改為第 0.1版，是縱依原告前述主張，被證14號規格書之公開日仍早於系爭專利二之優先權日」云云。惟查，被證14第1頁所載日期「2001年8月30日」記載於「撰寫日期（DraftD ate）」欄內，僅能判斷第0.0版產品規格書於2001年8月 30日撰寫，然無從得知確切公開日期為何，難認第0.0版產品規格書已於該撰寫日期當日公開；又縱使第0.1版至第1. 4版均未註記Advance或Preliminary，惟被證14內容，均 39僅記載第0.1版至第1.4版之撰寫日期，亦無從得知第0.1 版至第1.4版之確切公開日期為何，況且被證4為被證14 後續版本的產品規格書，其既將第0.1版至第1.4版均修正成註記Advance或Preliminary，實應採認於後期撰寫的被證4內容，被告主張仍不足採。 4（含被證14）之第0.0版產品規格書於系爭專利二優先權日（2001年12月19日）之前即已公開，故被證4（含被證14）不可為系爭專利之先前技術。 5為2000年1月11日公告之美國第US6014328號「Me morycellallowingwriteanderasewithlowvoltagepowersupplya ndnonvolatilesemiconductormemorydeviceprovidedwiththesa me」專利案（見本院卷三第174-199頁）。被證5公告日係早於系爭專利一優先權日（2000年5月22日），可為系爭專利一之先前技術。 5技術內容：被證5圖23揭露一種DINOR型記憶單元陣列，該DINOR 型記憶單元包含一記憶單元電晶體MC及一單元選擇電晶體 MS，該單元選擇電晶體MS連接於該記憶單元電晶體MC 和子位元線SBL1之間。被證5圖28揭露一非揮發性半導體記憶體之寫入操作時序圖，包含有寫入及讀取操作，其中 Vsg表示施加於單元選擇電晶體MS之閘極的閘極電壓，Vc g表示施加於記憶單元電晶體MC之閘極的閘極電壓，在記憶單元電晶體之閘極電壓Vcg設定為-10V之期間為寫入時間（WRITETIME)。 5圖23為一記憶體單元陣列之電路圖，圖28為一寫入操作之時序圖。 40 6為2000年2月15日公告之美國第US6026025號「 Electricallyerasableandprogrammablenon-volatilesemiconductor memorywithautomaticwrite-verifycontroller」專利案（見本院卷三第200-223頁）。被證6公告日係早於系爭專利一優先權日（2000年5月22日），可為系爭專利一之先前技術。 6技術內容：被證6圖4揭露一種記憶單元陣列，該記憶單元陣列包含8 個記憶單元電晶體M1~M8及一第一選擇電晶體S1，該第一 41選擇電晶體S1連接於該8個記憶單元電晶體M1至M8和位元線BL1之間。在消除、寫入、驗證讀取、讀取操作期間的控制閘CG1至CG8與選擇閘SG1的脈衝序列如以下表 2所示。２.被證6圖4為一非揮發性半導體記憶體裝置方塊圖。 427為1995年11月公開之電子電機工程師學會期刊「A 3.3V32MbNANDFlashMemorywithIncrementalStepPulse ProgrammingScheme」論文（見本院卷三第224-227頁）。被證7公開日係早於系爭專利一優先權日（2000年5月22日），可為系爭專利一之先前技術。 7技術內容：被證7圖1揭露一種NAND快閃記憶體，其記憶體陣列的每個單元是由16個記憶單元和2個選擇電晶體（由SSL和 GSL控制）所組成之單位NAND串的一部分。 7圖1為一NAND快閃記憶體之電路方塊圖。 8為2001年7月5日撰寫之三星電子公司之型號K9F1G 08Q0M-YCB0,YIB0快閃記憶體產品規格書（見本院卷三第22 8-245頁）。 43被證8係2001年7月5日撰寫之產品規格書，由該撰寫日期不足以證明其公開日期早於系爭專利二之優先權日（2001 年12月19日），不可為系爭專利之先前技術。由於被證8第1頁所載日期「2001年7月5日」記載於「撰寫日期（DraftDate）」欄內，僅能判斷被證8於2001年 7月5日撰寫，而無從得知確切公開日期為何，難認被證8 已於撰寫日期當日公開；再者，被證8每頁右下角均註記「 CONFIDENTIAL」文字，可合理推斷被證8在撰寫日期當時應為三星電子公司之保密文件，更足彰顯被證8在撰寫日期當時並未公開；又被證8每頁右上角均註記「Advance」文字，依被告所提被證9（飛索半導體公司之快閃記憶體產品規格書）第2頁有關「Advance」之相關說明：「本公司正在研發某特定產品，但尚未承諾任何可供製造之設計（The advnceinformationdesignationindicatesthatSpansionInc.isdevelopingoneoremorespecificproducts,buthasnotcommitte danydesigntoproduction）」，可知「Advance」係指產品在開發階段，可知註記「Advance」指產品在開發階段，而尚在開發階段之產品規格書應無理由公布給一般大眾知悉，故可推斷註記「Advance」之產品規格書應僅給特定客戶參考，而非公開給不特定多數人閱覽。被告104年6月23日民事答辯（五）狀第13頁雖主張：「由下方說明『公司將回覆關於裝置的需求及問題』，可知三星電子公司已將被證8號公開並提供客戶使用，是該規格書實因向多數人公開而不具秘密性」云云。惟查，由被證8文件下方說明『公司將回覆關於裝置的需求及問題』，至多僅可得知三星電子公司已將被證8號提供客戶使用，惟尚不能證明三星電子公司已有向不特定多數人公開之事實，被告之 44主張不足採信。綜上，被證8不足以證明其公開日期早於系爭專利二之優先權日（2001年12月19日），故被證8不可為系爭專利之先前技術。六、解釋申請專利範圍： 1之「寫入操作」用語之解釋？ 1之「寫入操作」用語之解釋，原告主張：「寫入操作」應解釋為「對記憶單元執行程式規劃之動作」(103年12月31日民事準備（三）狀第2頁)；寫入操作係基於供應電位到至少一個記憶單元通道而開始(104 年6月23日民事準備(九)狀第2頁)。被告主張：「寫入操作」應解釋為「載入之程式資料經由位元線轉移到記憶單元的動作」；寫入操作之起始為位元線改變位準(104年1 月9日民事答辯（一）狀第5頁)。兩造對於該用語之解釋顯不一致，為利後續進行侵權及有效性之辯論，就申請專利範圍之用語，有先予以解釋之必要。規劃之動作」；寫入操作之起始為位元線改變位準： 1中所載「寫入操作」等文字，於申請專利範圍中並未進一步定義何謂「寫入操作」，依8 3年專利法第56條第3項：「發明專利權範圍，以說明書所載之申請專利範圍為準。必要時，得審酌說明書及圖式」，本院爰審酌系爭專利說明書及圖式以解釋申請專利範圍。查系爭專利一說明書中關於「寫入操作」之敘述，可見於說明書第21頁第4~6行（實施例第1例)、第28 頁第7~9行（實施例第2例)、第35頁第4~6行（實施例第3例)、第42頁第1~3行（實施例第4例)、第49頁 45第7~9行（實施例第5例)、第56頁第16~18行（實施例第6例)所載「對於選擇記憶單元A執行"0"-程式規劃（使臨界值上升的寫入操作)，對於其他非選擇記憶單元執行"1"-程式規劃（使"1"狀態維持的寫入操作)」，上述系爭專利一說明書之記載已敘明「寫入操作」係對選擇或非選擇記憶單元執行"0"或"1"-程式規劃，故系爭專利一請求項1之「寫入操作」應解釋為「對記憶單元執行程式規劃之動作」。被告民事答辯（一)狀第5~7頁對於解釋「寫入操作」之理由主要以系爭專利說明書第18頁第17 至22行、第26頁第2至7行、第39頁第12至17行、第23頁第9至13行、第30頁第20至24行、第44頁第 2至6行所載「寫方式，在將位元線的寫資料轉移到單元單位時」相關內容。惟上述內容僅為寫入操作於時刻t1 時之動作，而寫入操作係在連續的第一、第二及第三期間進行（時刻t1至t6），係包含一系列的動作，被告之解釋乃斷章取義，尚非可採。 1 8頁第11~13行（實施例第1例)、第25頁倒數第3~5 行（實施例第2例)、第32頁第9~23行（實施例第3例) 、第39頁第6~8行（實施例第4例)、第45頁第14行~ 第46頁第4行（實施例第5例)、第53頁倒數第4~6行（實施例第6例)所載「寫動作時，首先……感測放大器 S/A內的資料被轉移到位元線BLj」，並對照實施例第1~ 6例相關之圖8、圖10~14，在時刻t1時（即第一期間之起始時刻），BL"1"之位準由VSS升到VDD，可知實施例第1~6例之寫入操作係於位元線改變位準時開始，又系爭專利一實施例第7~11例為實施例第1例或第2例之變 46形例，其相關之圖15~19亦顯示在時刻t1時，位元線之位準改變；由於系爭專利全部實施例均於第一期間之起始時刻t1時，位元線位準改變，顯見系爭專利之寫入操作之起始為位元線改變位準。原告104年6月23日民事準備（九)狀第2頁主張：「『寫入操作之開始』界定於請求項1、3、及36中。關於系爭專利一之請求項1，說明書第70頁第6至8行記載『寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時』；關於系爭專利一之請求項3，說明書第70頁第 21至23行記載『前述第一期間係將與程式資料相應的電位或不取決於程式資料的一定電位作為起始電位供應到前述至少一個記憶單元之通道之期間者』；此外，關於系爭專利一之請求項36，說明書第82頁第8至9行記載『在寫入操作開始時，不管程式資料，供應寫抑制電位到前述至少一個記憶單元通道』。在系爭專利一之請求項中，『寫入操作之開始』之部分皆係關於『供應電位到前述至少一個記憶單元通道』。故，寫入操作係基於供應電位到前述至少一個記憶單元通道而開始」，以及104年7月16 日民事準備（十)狀第2頁主張：「依據專利法施行細則第16條第7項『申請專利範圍之用語，應與說明書中使用之用語一致』之規定，請求項3及請求項1之『寫入操作』應有相同之定義」云云。惟，系爭專利請求項3依附於請求項1，請求項1之專利範圍係涵蓋請求項3之專利範圍，請求項1『寫入操作』之『第一期間』除了涵蓋請求項3之『前述第一期間係將……起始電位供應到前述至少一個記憶單元通道』之態樣外，亦涵蓋有『前述第一期 47間係"不"將……起始電位供應到前述至少一個記憶單元之通道』之態樣，請求項3對『第一期間』之進一步界定，僅為請求項1之『第一期間』的其中一種情形，自不應將請求項1較廣範圍之『寫入操作』限縮至與請求項3相同；又，『寫入操作』係一上位用語，各請求項之『寫入操作』動作本來就不須完全相同，如同系爭專利說明書所載11個實施例對記憶單元執行程式規劃之動作均可稱為『寫入操作』，但各實施例寫入操作之動作即有些不同，本案系爭專利請求項1與請求項36為不同之獨立項，兩者專利範圍不同，寫入操作之動作自無需相同。另外，由系爭專利一說明書第18頁第11~13行、第25頁倒數第3 ~5行、第32頁第9~23行、第39頁第6~8行、第45頁第14行~第46頁第4行、第53頁倒數第4~6行所載「寫動作時，……感測放大器S/A內的資料被轉移到位元線 BLj」，可知系爭專利一之寫入操作應包含「感測放大器 S/A內的資料被轉移到位元線BLj」之動作；而在「感測放大器S/A內的資料被轉移到位元線BLj」之後，位元線的電位才會供應到記憶單元通道，因此原告所謂「供應電位到至少一個記憶單元通道」並非寫入操作最早之動作，原告理由不足採。 104年5月29日民事答辯（四)狀第2~3頁主張：「系爭專利一之說明書第8頁第15至20行（先前技藝）、第18頁第11至16行（第1例）、第25頁第21至26 行（第2例）、第32頁第21至第33頁第2行（第3例）、第39頁第6至11行（第4例）、第46頁第2至7 行（第5例）、第53頁第20至25行（第6例）均記載感測放大器的資料被轉移到位元線時，系爭專利一始開始 48寫入操作等語（請見原證4號)，是依系爭專利一內部證據解釋系爭專利一之申請專利範圍，寫入操作並不包含在此先前之準備資料」云云。惟，查系爭專利一說明書第6 5~66頁所載有關實施例第10例技術內容以及圖18所示，在感測放大器內的資料被轉移到位元線之前，時刻t1 時（即系爭專利之寫入操作開始時間）將全部位元線設定在電源電位VDD（即原告所稱之「準備資料」），已足說明在「感測放大器內的資料被轉移到位元線」之前的「將全部位元線設定在電源電位VDD（即準備資料）」屬於寫入操作的一部份，被告理由不足採。被告104年5月 29日民事答辯（四)狀第4~6頁主張「依外部證據解釋系爭專利一之申請專利範圍，寫入操作包含寫入、驗證讀取、重寫、驗證讀取，但排除載入寫入資料，足證準備資料與寫入操作迥異」云云。惟，按專利侵害鑑定要點下篇第三章第一節第三點所載「用於解釋申請專利範圍之證據包括內部證據與外部證據。若內部證據足使申請專利範圍清楚明確，則無須考慮外部證據。若外部證據與內部證據對於申請專利範圍之解釋有衝突或不一致者，則優先採用內部證據」，查系爭專利一說明書（內部證據)所載之技術內容，係描述對記憶單元執行「寫入」之動作，完全未提及「驗證讀取」動作，由於請求項係用於記載申請人認為是界定申請專利之發明的必要技術特徵，因此可合理解釋系爭專利獨立項所載之「寫入操作」僅係「寫入」動作，並不包含「驗證讀取」動作，被告之主張不足採信。 7之「輸出電路」是否屬於手段功能用語？本院之判斷：「輸出電路」非屬手段功能用語： 93年版專利審查基準第2-9-20頁所載：「請求項中之 49記載符合下列三項條件者即認定其為手段功能用語或步驟功能用語：一.使用「…手段（或裝置）用以（meansfor）… 」或「…步驟用以（stepfor）…」之用語記載技術特徵。二 .「…手段（或裝置）用以…」或「…步驟用以…」之用語中必須記載特定功能。三.「…手段（或裝置）用以…」或「…步驟用以…」之用語中不得記載足以達成該特定功能之完整結構、材料或動作」，以及第2-9-20頁所載「若請求項不符合前述三項條件，即使請求項中之技術特徵涉及功能用語，仍應認定其並非以手段功能用語或步驟功能用語表示之技術特徵」，故審查請求項是否以手段功能用語表示，應就前述三項條件予以判斷。 7所載「輸出電路」文字為一所屬技術領域之公知技術用語，係表示提供信號輸出之電路，具有多種實施方式，廣泛用於各種電子電路結構中，所屬技術領域具有通常知識者由「輸出電路」一詞能想像一完整之輸出電路結構，故系爭專利二請求項7並不滿足上述條件三；次查系爭專利二請求項7中記載「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」，系爭專利二請求項7亦非以上述條件一之方式撰寫，因此應認定「輸出電路」為非以手段功能用語表示之技術特徵。七、專利有效性部分： 5是否足以證明系爭專利一請求項1、3、6不具新穎性？ 5不足以證明系爭專利一請求項1不具新穎性： 505圖23揭露一種DINOR型記憶單元陣列，其係應用至一非揮發性半導體記憶體，故被證5已揭露系爭專利一之「一種非揮發性半導體記憶體，包含」技術特徵。被證5圖23揭露該DINOR型記憶單元包含一記憶單元電晶體MC，該記憶單元電晶體MC即是記憶單元，故被證5已揭露系爭專利一之「至少一個記憶單元；及」技術特徵。被證5圖23揭露該DINOR型記憶單元陣列包含一單元選擇電晶體MS，其係連接於前述記憶單元電晶體MC和子位元線SBL1之間，故被證5已揭露系爭專利一之「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間」技術特徵。被證5圖28揭露一非揮發性半導體記憶體之寫入操作時序圖，其中V sg表示施加於單元選擇電晶體MS之閘極的閘極電壓， Vcg表示施加於記憶單元電晶體MC之閘極的閘極電壓，被證5圖28顯示在記憶單元電晶體之閘極電壓Vcg 設定為-10V之期間為寫入時間（WRITETIME)，而此時單元選擇閘電晶體之閘極電壓Vsg維持在一固定電位 6V，被證5僅在一個期間執行寫入（依據前揭申請專利範圍解釋，「寫入操作」僅係「寫入」動作，並不包含「驗證讀取」動作），故被證5未揭露系爭專利一之「其中寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」技術特徵。 5未揭露系爭專利一之「其中寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為 51第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」技術特徵，且上述技術特徵非為熟習該項技術者依被證5所揭露技術內容能直接無歧異得知，故被證5不足以證明系爭專利一請求項1不具新穎性。 5不足以證明系爭專利一請求項3、6不具新穎性：系爭專利一請求項3、6直接依附於請求項1，係包含請求項1之所有技術特徵，被證5既不足以證明系爭專利請求項1不具新穎性，故亦不足以證明系爭專利一請求項3 、6不具新穎性。 6是否足以證明系爭專利一請求項1、3、6不具新穎性？ 6不足以證明系爭專利一請求項1不具新穎性： 6圖4揭露一種記憶單元陣列，其係應用至一非揮發性半導體記憶體，故被證6已揭露系爭專利一之「一種非揮發性半導體記憶體，包含」技術特徵。被證6 圖4揭露該記憶單元陣列包含8個記憶單元電晶體M1~ M8，該記憶單元電晶體M1~M8即是記憶單元，故被證6已揭露系爭專利一之「至少一個記憶單元；及」技術特徵。被證6圖4揭露該記憶單元陣列包含一第一選擇電晶體S1，其係連接於前述8個記憶單元電晶體M1 ~M8和位元線BL1之間，故被證6已揭露系爭專利一之「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間」技術特徵。被證6發明說明第10欄第44 ~50行及表2揭露在寫入（write)期間，第一選擇電晶體S1之第一選擇閘SG1電位維持在一固定電位10V，被證6僅在一個期間執行寫入（依據前揭申請專利範圍 52解釋，「寫入操作」僅係「寫入」動作，並不包含「驗證讀取」動作），故被證6未揭露系爭專利一之「其中寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」技術特徵。 6未揭露系爭專利一之「其中寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」技術特徵，且上述技術特徵非為熟習該項技術者依被證6所揭露技術內容能直接無歧異得知，故被證6不足以證明系爭專利一請求項1不具新穎性。 6不足以證明系爭專利一請求項3、6不具新穎性：系爭專利一請求項3、6直接依附於請求項1，係包含請求項1之所有技術特徵，被證6既不足以證明系爭專利一請求項1不具新穎性，故亦不足以證明系爭專利請求項3 、6不具新穎性。 5與被證6之組合是否足以證明系爭專利一請求項1、 3、6不具進步性？ 5與被證6之組合不足以證明系爭專利一請求項1不具進步性：系爭專利一請求項1與被證5、被證6之比對認定已如前述，被證5與被證6在寫入期間，單元選擇電晶體MS、第一選擇電晶體S1之閘極電位均維持固定值，並未教示寫入操作在第一電位>第三電位>第二電位之3個期間進行 53，因此熟習該項技術者縱然組合被證5與被證6技術內容亦無法輕易完成系爭專利一請求項1所界定技術特徵，故被證5與被證6之組合不足以證明系爭專利一請求項1不具進步性。 5與被證6之組合不足以證明系爭專利一請求項3、 6不具進步性：系爭專利一請求項3、6直接依附於請求項1，係包含請求項1之所有技術特徵，被證6既不足以證明系爭專利一請求項1不具進步性，故亦不足以證明系爭專利請求項3 、6不具進步性。 5與被證7之組合是否足以證明系爭專利一請求項5不具進步性？被證5與被證7之組合不足以證明系爭專利一請求項5不具進步性：系爭專利一請求項5依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與被證5所揭露技術內容之比對認定，已如前述。另查被證7圖1揭露一種NA ND快閃記憶體，其記憶體陣列的每個單元是由16個記憶單元和2個選擇電晶體（由SSL和GSL控制）所組成之單位 NAND串的一部分，然而被證7亦未教示寫入操作在第一電位>第三電位>第二電位之3個期間進行，因此熟習該項技術者縱然組合被證5與被證7技術內容亦無法輕易完成系爭專利一請求項1所界定技術特徵，故被證5與被證7之組合不足以證明系爭專利一請求項1不具進步性。系爭專利一請求項5係包含請求項1之所有技術特徵，被證5與被證7之組合既不足以證明系爭專利一請求項1不具進步性，故亦不足以證明系爭專利請求項3、6不具進步性。 546與被證7之組合是否足以證明系爭專利一請求項5不具進步性？被證6與被證7之組合不足以證明系爭專利一請求項5不具進步性：系爭專利一請求項5依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與被證6所揭露技術內容之比對認定，已如前述。另查被證7圖1揭露一種NA ND快閃記憶體，其記憶體陣列的每個單元是由16個單元和 2個選擇電晶體（由SSL和GSL控制）所組成之單位NAN D串的一部分，然而被證7亦未教示寫入操作在第一電位> 第三電位>第二電位之3個期間進行，因此熟習該項技術者縱然組合被證6與被證7技術內容亦無法輕易完成系爭專利一請求項1所界定技術特徵，故被證6與被證7之組合不足以證明系爭專利一請求項1不具進步性。系爭專利一請求項 5係包含請求項1之所有技術特徵，被證6與被證7之組合既不足以證明系爭專利一請求項1不具進步性，故亦不足以證明系爭專利請求項5不具進步性。 1、3、5、6是否違反83年專利法第71 條第3款之規定？系爭專利一請求項1、3、5、6未違反專利法第71條第3款之規定： 104年4月30日民事答辯（三)狀第32~33頁雖主張：「系爭專利一之請求項1未定義第一、第二及第三期間，所屬技術領域中具有通常知識者單獨由請求項1之記載內容，實無從得知如何界定區分第一、第二及第三期間，即無從明確瞭解其意義，是系爭專利一請求項1存在申請專利範圍不明確及說明書未充分揭露之應撤銷原因。 55系爭專利一未載明其實施之必要事項，使實施為不可能或困難，違反核准審定時所適用專利法第71條第3款規定」云云。 1記載：「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」，已清楚敘明第一、第二及第三期間分別具有第一、第二及第三電位，並不存在無法區分之問題；況且判斷專利是否因記載不足或記載不實而存在實施為不可能或困難之情事時，不應僅就單一請求項之內容作解讀，而是應該審閱說明書及圖式之整體內容，查系爭專利一說明書記載11個實施例，並有相對應之圖式輔助說明，熟習該項技術者依系爭專利一說明書及圖式之記載內容足以實施系爭專利一請求項之發明，系爭專利一請求項1、3、5、6並無違反專利法第71條第3款規定之情事，被告之主張，尚不足採。 2是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？ 2不足以證明系爭專利二請求項7不具新穎性：被告104年8月4日民事答辯（七）狀第8頁、104年6 月23日民事答辯（五）狀第11頁主張，被證2得以二種方式與系爭專利二請求項7進行專利有效性之比對，分述如下： 1種比對方式以被證2圖10之第一次寫入WR（1ST )為第一動作，第二次寫入WR（2ND)為第二動作： 56a.查被證2圖1揭露一種非揮發性半導體記憶體裝置，其係一半導體積體電路，故被證2已揭露系爭專利二之「一種半導體積體電路，其具備」技術特徵。被證 2發明說明第6欄第59行至第7欄第5行揭露驗證電路103接收由M頁緩衝器子區塊於PV信號線PV0 至PV（N-1)發送的個別寫入驗證信號，當發現對應第n個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位，當發現全部對應第n個元件頁緩衝器之記憶體晶胞皆為正常時，對應寫入驗證信號PV被設定為高準位，驗證電路 103響應寫入驗證信號PV0至PV（N-1)並輸出驗證狀態信號VPASS0至VPASS（N-1)，此時各驗證狀態信號VPASS指示寫入驗證作業結果；上述內容指出被證2之驗證電路103輸出驗證狀態信號VPASS0至 VPASS（N-1)以指示寫入驗證作業結果，故系爭專利之成功/失敗判定電路、成功/失敗信號相當於被證2 之驗證電路103、驗證狀態信號VPASS0至VPASS（ N-1)，故被證2已揭露系爭專利二之「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/ 失敗信號」技術特徵。被證2發明說明第7欄第44 至57行揭露一驗證狀態輸出電路104接收全部由驗證電路103發送的驗證狀態信號VPASS0至VPASS（ N-1)，且暫時儲存該信號，被證2之驗證狀態輸出電路104接收上述驗證狀態信號VPASS0至VPASS（N- 1)，並保留成功/失敗結果，係一成功/失敗保留電路；被證2圖10揭露該非揮發性半導體記憶體裝置之寫入驗證操作程序包含連續執行之第一寫入動作WR 57（1ST)及第二寫入動作WR（2ND)，惟，被證2並未揭露該驗證狀態輸出電路104可同時儲存連續執行之第一寫入動作WR（1ST)、第二寫入動作WR（2ND) 之驗證狀態信號，在第二寫入動作WR（2ND)動作結束後，應僅有第二寫入動作WR（2ND)之成功/失敗結果被保留，因此該驗證狀態輸出電路104無法分別保留該第一寫入動作WR（1ST)及第二寫入動作WR （2ND)之驗證狀態信號，故被證2未揭露系爭專利二之「成功/失敗保留電路，其係連結為接收上述成功/ 失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」技術特徵。被證2發明說明第8欄第17至23行揭露一第二閂鎖電路107接收由驗證狀態輸出電路104發送的總驗證狀態信號VPASS，且暫時儲存該信號，第二閂鎖電路1 07輸出此信號VPASS之響應信號VPL至輸出電路1 06之第一子區塊106-0，信號VPL由第一子區塊106 -0傳送至快閃記憶體接腳IO0；被證2之輸出電路10 6雖能輸出保留於上述驗證狀態輸出電路104內之成功/失敗結果，係一輸出電路，惟，被證2圖10之IO （7:0)波形圖及發明說明第15欄第44-55行指出於最末寫入驗證動作結束後才將資料信號輸出至外部裝置，且被證2未揭露驗證狀態輸出電路104可同時儲存連續執行之第一寫入動作WR（1ST)、第二寫入動作 WR（2ND)及第三寫入驗證動作WRVER（3RD)之驗證狀態信號，在最末寫入驗證（第三寫入驗證動作W RVER（3RD))動作結束後，應僅有最末寫入驗證之成功/失敗結果被保留及被輸出，而未輸出第一寫入 58動作WR（1ST)及第二寫入動作WR（2ND)之成功/失敗結果，故被證2未揭露系爭專利二之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」技術特徵。 b.綜上所述，被證2未揭露系爭專利二之「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」、「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」技術特徵，且上述技術特徵非為所屬技術領域具有通常知識者依被證2所揭露技術內容能直接無歧異得知，故被證2不足以證明系爭專利二請求項7不具新穎性。 2種比對方式以被證2圖1之各子區塊之寫入動作為第1動作及第2動作： a.查被證2圖1揭露一種非揮發性半導體記憶體裝置，其係一半導體積體電路，故被證2已揭露系爭專利二之「一種半導體積體電路，其具備」技術特徵。被證 2發明說明第6欄第59行至第7欄第5行揭露驗證電路103接收由M頁緩衝器子區塊於PV信號線PV0至 PV（N-1)發送的個別寫入驗證信號，當發現對應第n 個元件頁緩衝器之至少一個記憶體晶胞有瑕疵時，對應寫入驗證信號PV被設定為低準位，當發現全部對應第n個元件頁緩衝器之記憶體晶胞皆為正常時，對應寫入驗證信號PV被設定為高準位，驗證電路103 59響應寫入驗證信號PV0至PV（N-1)並輸出驗證狀態信號VPASS0至VPASS（N-1)，此時各驗證狀態信號VPASS指示寫入驗證作業結果；上述內容指出被證2之驗證電路103輸出驗證狀態信號VPASS0至V PASS（N-1)以指示寫入驗證作業結果，故系爭專利之成功/失敗判定電路、成功/失敗信號相當於被證2之驗證電路103、驗證狀態信號VPASS0至VPASS（N- 1)，故被證2已揭露系爭專利二之「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/失敗信號」技術特徵。被證2發明說明第7欄第44至5 7行揭露一驗證狀態輸出電路104接收全部由驗證電路103發送的驗證狀態信號VPASS0至VPASS（N-1) ，且暫時儲存該信號；雖然被證2之驗證狀態輸出電路104接收上述驗證狀態信號VPASS0至VPASS（N -1)，並保留成功/失敗結果，係一成功/失敗保留電路，惟，被證2發明說明第3欄第39至42行指出「各子區塊之頁緩衝器響應選定之一字線，暫時儲存在一時間被寫至記憶體陣列之記憶體晶胞的資料位元」，由於連接於同一字線之記憶體晶胞係同時被寫入，因此頁緩衝器102所儲存之資料位元係為一次寫入動作之資料位元，繼而驗證電路103、驗證狀態輸出電路 104針對該等資料位元所產生、保留之驗證狀態信號 VPASS0至VPASS（N-1)，係為該一次寫入動作之成功/失敗結果，而非連續進行之第一及第二動作之成功/失敗結果，故被證2未揭露系爭專利二之「成功/ 失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作 60之各個成功/失敗結果；及」技術特徵。被證2發明說明第8欄第17至23行揭露一第二閂鎖電路107接收由驗證狀態輸出電路104發送的總驗證狀態信號VPA SS，且暫時儲存該信號，第二閂鎖電路107輸出此信號VPASS之響應信號VPL至輸出電路106之第一子區塊106-0，信號VPL由第一子區塊106-0傳送至快閃記憶體接腳IO0；被證2之輸出電路106雖能輸出保留於上述驗證狀態輸出電路104內之成功/失敗結果，係一輸出電路，惟，如前所述，驗證狀態輸出電路 104所保留之驗證狀態信號VPASS0至VPASS（N-1) ，係為該一次動作之成功/失敗結果，而非連續進行之第一及第二動作之成功/失敗結果，因此該輸出電路106僅輸出一次寫入動作的成功/失敗結果；再者，該驗證狀態輸出電路104輸出的乃是將驗證狀態信號VPASS0至VPASS（N-1)處理後的一個總驗證狀態信號VPASS，而非各個成功/失敗結果，故被證2未揭露系爭專利二之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功 /失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」技術特徵。 b.綜上所述，被證2未揭露系爭專利二之「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」、「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」技術特徵，且上述技術特 61徵非為所屬技術領域具有通常知識者依被證2所揭露技術內容能直接無歧異得知，故被證2不足以證明系爭專利二請求項7不具新穎性。 c.被告104年8月4日民事答辯（七）狀第4頁末段雖主張：「系爭專利二請求項7係記載『輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果』，未限定輸出電路『在第一動作及第二動作結束後輸出』」，以及第 8頁主張「被證2各子區塊之寫入或重寫為第一動作及第二動作，因各子區塊之寫入即使同時開始，亦非必然同時結束；且若寫入失敗仍需重寫，不同子區塊之寫入或重寫形成第一動作及第二動作」云云。惟「連續進行」為一個接一個依序進行，開始時間有別，被證2各子區塊之寫入係同時進行，並非連續進行之第一及第二動作，因此被證2各子區塊之第一及第二動作並無法對應至系爭專利二之連續進行之第一動作及第二動作；再者，被證2之驗證狀態輸出電路104 輸出的乃是一總驗證狀態信號VPASS，而非各子區塊的成功/失敗結果，即使系爭專利二未限定輸出電路『在第一動作及第二動作結束後輸出』，但被證2 確實未揭露系爭專利二請求項7之「……"第一動作及第二動作連續執行"時，輸出……上述第一動作及第二動作的"各個"成功/失敗結果」技術特徵，被證 2不足以證明系爭專利二請求項7不具新穎性。 2不足以證明系爭專利二請求項13、15、17、18不具新穎性： 622圖1揭露一種非揮發性半導體記憶體裝置，其係一半導體積體電路，又圖10為該非揮發性半導體記憶體裝置之寫入驗證操作時序圖，顯示寫入驗證操作之執行程序，故被證2已揭露系爭專利二之「一種半導體積體電路之操作方法，其係包含」技術特徵。被證2圖 10揭露該非揮發性半導體記憶體裝置之寫入驗證操作程序，包含連續執行之第一寫入動作WR（1ST)及第二寫入動作WR（2ND)，故被證2已揭露系爭專利二之「連續執行第一動作與第二動作」技術特徵。被證2發明說明第7欄第44至57行揭露一驗證狀態輸出電路104 接收全部由驗證電路103發送的驗證狀態信號VPASS0 至VPASS（N-1)，且暫時儲存該信號，可知該第一寫入動作WR（1ST)所產生的驗證狀態信號將被驗證狀態輸出電路104暫時儲存，故被證2已揭露系爭專利二之「上述第一動作結束後，於內部保留其動作之成功/失敗結果」；同樣地，該第二寫入動作WR（2ND)所產生的驗證狀態信號亦將被驗證狀態輸出電路104暫時儲存，故被證2已揭露系爭專利二之「上述第二動作結束後，於內部保留其動作之成功/失敗結果」技術特徵。被證2 發明說明第8欄第17至23行揭露一第二閂鎖電路107 接收由驗證狀態輸出電路104發送的總驗證狀態信號V PASS，且暫時儲存該信號，第二閂鎖電路107輸出此信號VPASS之響應信號VPL至輸出電路106之第一子區塊106-0，信號VPL由第一子區塊106-0傳送至快閃記憶體接腳IO0；被證2之輸出電路106雖能將成功/失敗結果輸出至該非揮發性半導體記憶體裝置之外部，惟被證2圖10之IO（7:0)波形圖及發明說明第15欄第44 63-55行指出於最末寫入驗證動作結束後才將資料信號輸出至外部裝置，且被證2並未揭露該驗證狀態輸出電路 104可同時儲存連續執行之第一寫入動作WR（1ST)、第二寫入動作WR（2ND)及第三寫入驗證動作WRVER （3RD)之驗證狀態信號，在最末寫入驗證（第三寫入驗證動作WRVER（3RD))動作結束後，應僅有最末寫入驗證之成功/失敗結果被保留及被輸出，而未輸出第一寫入動作WR（1ST)及第二寫入動作WR（2ND)之成功/ 失敗結果，因此被證2未揭露系爭專利二之「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」技術特徵。 2未揭露系爭專利二之「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」技術特徵，且上述技術特徵非為所屬技術領域具有通常知識者依被證2所揭露技術內容能直接無歧異得知，故被證2不足以證明系爭專利二請求項13 不具新穎性。 15、17、18直接或間接依附於請求項13，係包含請求項13之所有技術特徵，被證2既不足以證明系爭專利二請求項13不具新穎性，故亦不足以證明系爭專利二請求項15、17、18不具新穎性。 3是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？ 3不足以證明系爭專利二請求項7不具新穎性： 3圖8揭露一種快閃記憶體裝置，其係一半導體 64積體電路，故被證3已揭露系爭專利二之「一種半導體積體電路，其具備」技術特徵。被證3發明說明第11 欄第5至18行揭露該快閃記憶體裝置之寫入狀態偵測電路300具有資料狀態偵測電路310及312，分別對應於記憶體晶胞陣列200a及200b，電路310檢查來自相對記憶體晶胞陣列200a經由列閘極電路220a傳輸而讀取出來的資料位元DM1i是否係關於寫入狀態，其檢查結果係由電路300輸出信號pf_dM1FALL，資料狀態偵測電路312檢查來自相對記憶體晶胞陣列200b經由列閘極電路22b讀取出來的資料位元DM2i是否係關於寫入狀態，其檢查結果係由電路300輸出信號pf_dM2F ALL；上述內容指出被證3之資料狀態偵測電路310、 312檢查資料位元DM2i是否係關於寫入狀態，其檢查結果由電路300輸出信號pf_dM1FALL、pf_dM2FALL ，故系爭專利二之成功/失敗判定電路、成功/失敗信號相當於被證3之資料狀態偵測電路310及312、信號pf _dM1FALL及pf_dM2FALL，故被證3已揭露系爭專利二之「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/失敗信號」技術特徵。被證3發明說明第11欄第37至44行揭露寫入狀態偵測電路300 具有第一及第二暫存器314及316，於最後寫入週期分別儲存由資料狀態偵測電路310及312輸出信號pf_dM 1FAIL及pf_dM2FAIL；雖然被證3之第一、第二暫存器314及316接收信號pf_dM1FALL、pf_dM2FALL，並保留成功/失敗結果，惟被證3發明說明第10欄第33 至40行揭露該快閃記憶體裝置支援同時寫入兩個記憶體晶胞陣列200a及200b的功能，既然被證3之兩記憶 65體晶胞陣列200a及200b之寫入操作係同時進行，上述兩記憶體晶胞陣列200a及200b之寫入操作即非連續進行（連續進行為一個接一個依序進行，開始時間有別）之第一及第二動作，故被證3未揭露系爭專利二之「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」技術特徵。被證3圖9、發明說明第14欄第39至42行揭露一第三暫存器328接收該第一、第二暫存器314及316之輸出信號，並輸出旗標信號PF_FSR1及PF_FSR2指示各記憶體晶胞200a及 200b的寫入成功/失敗，係一輸出電路；雖然被證3之第三暫存器328能輸出成功/失敗結果，惟上述兩記憶體晶胞陣列200a及200b之寫入操作並非連續進行之第一及第二動作已如前述，故被證3未揭露系爭專利二之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」技術特徵。 104年8月4日民事答辯（七）狀第9頁第（2）點雖主張：「記憶體晶胞陣列200a及200b之寫入為第一動作及第二動作。因不同記憶體晶胞陣列之寫入即使同時開始，亦非必然同時結束。亦可將記憶體晶胞陣列 200a及200b之寫入視為單一動作，參照FIG.15流程圖，本次迴圈之寫入及下次迴圈之寫入為第一動作及第二動作，每次迴圈之寫入均會判定、保留並輸出成功/失敗結果。第三暫存器328於連續執行第一動作及第二動作時輸出第一動作及第二動作之成功/失敗結果」云云 66。惟「連續進行」為一個接一個依序進行，開始時間有別，被證3之兩記憶體晶胞陣列200a及200b之寫入操作係同時開始進行，並非連續進行之第一及第二動作；另外，若將記憶體晶胞陣列200a及200b之寫入視為單一動作，本次迴圈之寫入及下次迴圈之寫入為第一動作及第二動作，惟被證3並未揭露該第一及第二暫存器3 14及316可同時儲存本次迴圈及下次迴圈之寫入之成功 /失敗結果，在下次迴圈之寫入動作結束後，應僅有下次迴圈之寫入之成功/失敗結果被保留，因此該驗證狀態輸出電路104無法分別保留本次迴圈之寫入及下次迴圈之寫入成功/失敗結果，因此被證3確實未揭露系爭專利二請求項7之「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/ 失敗結果」技術特徵，被告之理由不足採信。 3未揭露系爭專利二之「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功 /失敗結果；及」、「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/ 失敗保留電路內之上述第一動作及第二動作的各個成功 /失敗結果」技術特徵，且上述技術特徵非為所屬技術領域具有通常知識者依被證3所揭露技術內容能直接無歧異得知，故被證3不足以證明系爭專利二請求項7不具新穎性。 3不足以證明系爭專利二請求項13、15、17、18不具新穎性： 673圖8揭露一種快閃記憶體裝置，其係一半導體積體電路，圖8相關發明說明說明該快閃記憶體裝置之操作方式，故被證3已揭露系爭專利二之「一種半導體積體電路之操作方法，其係包含」技術特徵。被證3 發明說明第10欄第33至40行揭露該快閃記憶體裝置支援同時寫入兩個記憶體晶胞陣列200a及200b的功能，既然被證3之兩記憶體晶胞陣列200a及200b之寫入操作係同時進行，上述兩記憶體晶胞陣列200a及200b 之寫入操作即非連續進行（連續進行為一個接一個依序進行，開始時間有別）之第一及第二動作，故被證3未揭露系爭專利二之「連續執行第一動作與第二動作」技術特徵。被證3發明說明第11欄第37至44行揭露寫入狀態偵測電路300具有第一及第二暫存器314及316 ，於最後寫入週期分別儲存由資料狀態偵測電路310及 312輸出信號pf_dM1FAIL及pf_dM2FAIL，該信號pf_d M1FAIL及pf_dM2FAIL為檢查資料位元DM1i及DM2i 之檢查結果，相當於系爭專利二之成功/失敗結果，故被證3已揭露系爭專利二之「上述第一動作結束後，於內部保留其動作之成功/失敗結果」以及「上述第二動作結束後，於內部保留其動作之成功/失敗結果」技術特徵。被證3圖9、發明說明第14欄第39至42行揭露一第三暫存器328接收該第一、第二暫存器314及316 之輸出信號，並輸出旗標信號PF_FSR1及PF_FSR2指示各記憶體晶胞200a及200b的寫入成功/失敗，且圖8 顯示該旗標信號PF_FSR1及PF_FSR2輸出至該快閃記憶體裝置之外部，因此被證3已揭露系爭專利二之「上述第一及上述第二動作結束後，將上述第一動作之成功 68/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」技術特徵。 3未揭露系爭專利二之「連續執行第一動作與第二動作」技術特徵，且上述技術特徵非為所屬技術領域具有通常知識者依被證3所揭露技術內容能直接無歧異得知，故被證3不足以證明系爭專利二請求項 13不具新穎性。 15、17、18直接或間接依附於請求項13，係包含請求項13之所有技術特徵，被證3既不足以證明系爭專利二請求項13不具新穎性，故亦不足以證明系爭專利二請求項15、17、18不具新穎性。 4是否足以證明系爭專利二請求項7、13、15、17、18 不具新穎性？被證4係2004年5月19日撰寫之第1.7版之產品規格書，其撰寫日期晚於系爭專利二之優先權日（2001年12月19 日），且被告無法證明該產品規格書第0.0版之公開日期早於系爭專利二之優先權日，不可為系爭專利之先前技術，已如前述，故被證4不足以證明系爭專利二請求項7、13、15 、17、18不具新穎性。 2與被證3之組合是否足以證明系爭專利二請求項7、 13、15、17、18不具進步性？ 2與被證3之組合不足以證明系爭專利二請求項7不具進步性：系爭專利二請求項7與被證2、被證3之比對認定已如前述，被證2與被證3均未揭露同時保留連續進行的第一、第二動作之各個成功/失敗結果，無法輸出連續進行的第一、第二動作之各個成功/失敗結果，因此縱然組合被證2 69與被證3技術內容亦無法輕易完成系爭專利二請求項7所界定技術特徵，故被證2與被證3之組合不足以證明系爭專利二請求項7不具進步性。 2與被證3之組合不足以證明系爭專利二請求項13 不具進步性：系爭專利二請求項13與被證2、被證3之比對說明已如前述，被證2與被證3均未揭露同時保留連續進行的第一、第二動作之各個成功/失敗結果，無法輸出連續進行的第一、第二動作之各個成功/失敗結果，因此縱然組合被證2 與被證3技術內容亦無法輕易完成系爭專利二請求項13 所界定技術特徵，故被證2與被證3之組合不足以證明系爭專利二請求項13不具進步性。 2與被證3之組合不足以證明系爭專利二請求項15 、17、18不具進步性：系爭專利二請求項15、17、18直接或間接依附於請求項1 3，係包含請求項13之所有技術特徵，被證2與被證3之組合既不足以證明系爭專利請求項13不具進步性，故亦不足以證明系爭專利二請求項15、17、18不具進步性。 2與被證4之組合是否足以證明系爭專利二請求項7、 13、15、17、18不具進步性？ 2與被證4之組合不足以證明系爭專利二請求項7不具進步性：關於系爭專利二請求項7與被證2所載技術內容之比對認定，已如前述，由於被證2之驗證狀態輸出電路104僅保留一次動作之成功/失敗結果，以及輸出電路106僅輸出一次寫入動作的成功/失敗結果，此與系爭專利二同時保留連續進行的第一、第二動作之各個成功/失敗結果以及 70輸出連續進行的第一、第二動作之各個成功/失敗結果，兩者技術手段大不相同；且被證2所欲解決的問題為於記憶體陣列被寫入或抹消後快速辦識可能出現於記憶體陣列的任何瑕疵晶胞所在位置，而系爭專利二欲解決整個資料寫入程序所需時間變長的問題，被證2無法解決系爭專利二所欲解決之問題並產生相應之功效，因此系爭專利二請求項7非為所屬技術領域具有通常知識者依被證2所揭露技術內容能輕易完成；又被證4無法做為系爭專利二之先前技術已如前述，故被證2與被證4之組合不足以證明系爭專利二請求項7不具進步性。 2與被證4之組合不足以證明系爭專利二請求項13 不具進步性：關於系爭專利二請求項13與被證2所載技術內容之比對認定，已如前述，由於被證2之驗證狀態輸出電路104 僅保留一次動作之成功/失敗結果，以及輸出電路106 僅輸出一次寫入動作的成功/失敗結果，此與系爭專利二同時保留連續進行的第一、第二動作之各個成功/失敗結果以及輸出連續進行的第一、第二動作之各個成功/失敗結果，兩者技術手段大不相同；且被證2所欲解決的問題為於記憶體陣列被寫入或抹消後快速辦識可能出現於記憶體陣列的任何瑕疵晶胞所在位置，而系爭專利二欲解決整個資料寫入程序所需時間變長的問題，被證2無法解決系爭專利二所欲解決之問題並產生相應之功效，因此系爭專利二請求項13非為所屬技術領域具有通常知識者依被證 2所揭露技術內容能輕易完成；又被證4無法做為系爭專利二之先前技術已如前述，故被證2與被證4之組合不足以證明系爭專利二請求項13不具進步性。 712與被證4之組合不足以證明系爭專利二請求項15 、17、18不具進步性：系爭專利請求項15、17、18直接或間接依附於請求項13 ，係包含請求項13之所有技術特徵，被證2與被證4之組合既不足以證明系爭專利請求項13不具進步性，故亦不足以證明系爭專利請求項15、17、18不具進步性。 3與被證4之組合是否足以證明系爭專利二請求項7、 13、15、17、18不具進步性？ 3與被證4之組合不足以證明系爭專利二請求項7不具進步性：關於系爭專利二請求項7與被證3所載技術內容之比對認定，已如前述，被證3係對兩記憶體晶胞陣列200a及200 b同時執行寫入操作，而系爭專利二則對同一記憶體晶胞連續進行第一、第二動作（寫入動作），兩者技術手段大不相同；且被證3欲解決記憶體裝置因一個有瑕疵的列而被視為錯誤裝置的問題，而系爭專利二欲解決整個資料寫入程序所需時間變長的問題，被證3無法解決系爭專利二所欲解決之問題並產生相應之功效，因此系爭專利二請求項7非為所屬技術領域具有通常知識者依被證3所揭露技術內容能輕易完成；又被證4無法做為系爭專利二之先前技術已如前述，故被證3與被證4之組合不足以證明系爭專利二請求項7不具進步性。 3與被證4之組合不足以證明系爭專利二請求項13 不具進步性：關於系爭專利二請求項13與被證3所載技術內容之比對認定，已如前述，被證3係對兩記憶體晶胞陣列200a及2 00b同時執行寫入操作，而系爭專利二則對同一記憶體晶 72胞連續進行第一、第二動作（寫入動作），兩者技術手段大不相同；且被證3欲解決記憶體裝置因一個有瑕疵的列而被視為錯誤裝置的問題，而系爭專利二欲解決整個資料寫入程序所需時間變長的問題，被證3無法解決系爭專利二所欲解決之問題並產生相應之功效，因此系爭專利二請求項13非為所屬技術領域具有通常知識者依被證3所揭露技術內容能輕易完成；又被證4無法做為系爭專利二之先前技術已如前述，故被證3與被證4之組合不足以證明系爭專利二請求項13不具進步性。 3與被證4之組合不足以證明系爭專利二請求項15 、17、18不具進步性：系爭專利請求項15、17、18直接或間接依附於請求項13 ，係包含請求項13之所有技術特徵，被證3與被證4之組合既不足以證明系爭專利請求項13不具進步性，故亦不足以證明系爭專利請求項15、17、18不具進步性。 8是否足以證明系爭專利二請求項7、13、15、17、1 8不具新穎性？被告不能證明被證8之公開日期早於系爭專利二之優先權日（2001年12月19日），被證8不可為系爭專利之先前技術，已如前述，故被證8不足以證明系爭專利二請求項7、 13、15、17、18不具新穎性。八、侵權部分： 1、3、5、6之專利權範圍？ 1之均等範圍：系爭產品一與系爭專利一請求項1之比對分析表如下。 73文義適用均系爭專利一請求項1系爭產品一讀取等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種非揮發性半一種非揮發性半 1 導體記憶體，包1a導體記憶體，包是- A 含含 1至少一個記憶單32個記憶單 1b是- B元；及元；及選擇閘電晶體，一選擇閘電晶體係連接於前述至連接於該32個 1 少一個記憶單元1c記憶單元和位元是- C 和位元線之間；線之間；其中其中未適寫入操作係在連選擇閘電晶體的文用續的第一、第二閘極電位在連續義均讀及第三期間進的第一、第二及等取行，以前述第第三期間具有第一、第二及第三一、第二及第三期間的前述選擇電位，且第一電 1 閘電晶體的閘極1d位>第三電位>第否是 D 電位分別為第二電位，惟寫入一、第二及第三操作係在第一期電位時，第一電間之前進行。位>第三電位>第二電位的關係成立者。 1，其技術特徵可拆解為要件1 A「一種非揮發性半導體記憶體，包含」、要件1B「至 74少一個記憶單元；及」、要件1C「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中」、及要件1D「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」4個要件。 1之各要件的文義比對分析說明如下： 1A與要件1a：依原證16（系爭產品一產品規格書）第1頁所載「1Gb單層單元反及型快閃記憶體（ 1GbSLCNANDFlashSpecification）」，可知系爭產品一係一1Gb單層單元反及型快閃記憶體，其為一非揮發性半導體記憶體，故從系爭產品一可讀取到系爭專利一請求項1要件1A「一種非揮發性半導體記憶體，包含」之特徵。 1B與要件1b：依原證16第8頁第6~7行所載「該記憶體陣列是由32個記憶單元串聯形成一反及型結構而組成（Thememoryarraryismadeupof32 cellsthatareseriallyconnectedtoforma NANDstructure）」，上述內容說明系爭產品一包含32 個記憶單元，且原證26第10頁之穿透式電子顯微鏡（ TEM)影像亦有顯示該32個記憶單元之橫切面影像，故從系爭產品一可讀取到系爭專利一請求項1要件1B「至少一個記憶單元；及」之特徵。 1C與要件1c：依原證26（專利侵害分析）第 10頁之穿透式電子顯微鏡（TEM)影像所示，系爭產品一包含一選擇閘電晶體（Selectgate)連接於該32個記憶 75單元和位元線（BL)之間，故從系爭產品一可讀取到系爭專利一請求項1要件1C「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中」之特徵。 1D與要件1d：依原證26第14、15頁之量測波形圖所示（見本院卷一298頁反面-299頁），雖然系爭產品一之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4) 具有第一（約4.5V)、第二（約0V)及第三電位（約2. 1V)，且第一電位>第三電位>第二電位，惟位元線電壓BL（EVEN)、BL（ODD)及選擇閘電晶體的閘極電位（SGD)之波形圖顯示位元線電壓BL（EVEN)、BL（ ODD)在第一期間之前已升壓至約2.5V，由於位元線在第一期間之前改變位準（依據前揭申請專利範圍解釋，寫入操作之起始為位元線改變位準)，所以系爭產品一之寫入操作係在第一期間（T1~T2)之前進行，亦即系爭產品一之寫入操作並未在連續的第一、第二及第三期間進行，故從系爭產品一無法讀取到系爭專利一請求項1 要件1D「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」之特徵。 1 之要件1D特徵，則系爭產品一未落入系爭專利一請求項1之文義範圍，是須進一步分析二者是否有均等論之適用。 1D與要件1d均等比對： 10例為實施例第1例的變形例， 76電路架構同圖6、圖7之實施例第1例，係關於一種反及型快閃記憶體(非揮發性半導體記憶體)之寫方式，該反及型快閃記憶體包含至少一個記憶單元(其閘極由字元線WL0~WL3控制)；及選擇閘電晶體(其閘極由S GD控制)，係連接於前述至少一個記憶單元和位元線B L0~BL4之間；再查系爭專利一說明書第 65~66頁技術內容以及圖18所示，實施例第10例之寫入操作係在連續的第一（t1至t2）、第二（t2至t5）及第三期間（t5至t7）進行，前述第一、第二及第三期間的選擇閘電晶體的閘極電位（SGD）分別為第一（V SG1）、第二（VSG2）及第三電位（VSG3），第一電位>第三電位>第二電位；據此，系爭專利一請求項1 之範圍涵蓋實施例第10例，合先敘明。 10例（圖18)與原證26第14頁之量測波形圖（見本院卷一298頁反面-299頁），原證2 6第14、15頁之量測波形圖顯示系爭產品一之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4)具有第一（約4.5V)、第二（約0V)及第三電位（約2.1V)，且第一電位>第三電位>第二電位，雖然位元線BL（EVEN)、BL（ODD) 在第一期間之前升壓至約2.5V（亦即改變電位），但該 2.5V電壓持續至第二期間，因系爭專利一與系爭產品之選擇閘電晶體的閘極電位（SGD)均在第一期間才具有第一電位，系爭專利一在第一期間將位元線升壓與系爭產品一在第一期間之前將位元線升壓，兩者對記憶體的寫入而言並無不同，系爭專利一與系爭產品一之差異為該發明所屬技術領域中具有通常知識者所能輕易完成， 77因此兩者的「技術手段」實質相同。系爭專利一於第一期間將位元線設定在VDD，而系爭產品一在第一期間位元線的電壓為2.5V，兩者皆可縮小位元線間電容的影響，因此兩者的「功能」實質相同。系爭專利一於第一期間將位元線設定在與程式資料無關之VDD，而系爭產品一於第一期間之前對位元線供應之2.5V電壓亦與程式資料無關且持續至第一期間，兩者對記憶體執行寫入操作的結果並無不同，因此兩者的「結果」實質相同。 1d與系爭專利一請求項1之要件1D之「技術手段」、「功能」、「結果」皆為實質相同，應判斷兩者無實質差異，系爭產品一與系爭專利一請求項1適用均等論。 1之均等範圍。 3之均等範圍： 3依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品一技術特徵之比對認定，已如前述。依原證26第14、15頁之量測波形圖所示，在第一期間，非選擇位元線BL（EVEN )及選擇位元線BL（ODD)皆約為2.5V，其非程式資料，且施加於選擇閘電晶體閘極的第一電位（SGD)約為4.5V ，因此選擇閘電晶體導通，使得上述位元線的2.5V電位能供應到前述至少一個記憶單元之通道作為起始電位，故從系爭產品一可讀取到系爭專利一請求項3進一步界定之「前述第一期間係將與程式資料相應的電位或不取決於程式資料的一定電位作為起始電位供應到前述至少一個記憶 78單元之通道之期間者」之特徵，應判斷系爭產品一落入系爭專利一請求項3之均等範圍。 104年7月7日民事答辯（六）狀第12頁雖主張：「經查系爭產品之記憶單元，其擦除狀態之臨界電壓約為 -1V，而寫入狀態之臨界電壓約為1.8V，故當選擇區塊內之記憶單元在擦除狀態下（臨界電壓約為-1V），字元線施以0V電位，僅能轉移1V之電位至記憶單元通道；字元線必須施以1V以上之電位，才足將位元線2V之電位充份轉移至記憶單元通道」，以及第15頁主張「系爭產品之第一期間（由Tb開始）如欲將位元線2V之電位轉移至選擇塊內之全部記憶單元通道，則全部字元線必須施以3.8V以上之電位。即便全部記憶單元處於擦除狀態，字元線亦必須施以1V以上之電位，才能充分轉移2V至記憶單元通道……系爭產品之第一期間（由Tb開始）實為準備資料，此時系爭產品之位元線均為2V（VDD)，感測放大器之資料並未轉移到位元線，與系爭專利一寫入操作之開始不符」云云。惟，選擇塊中之記憶單元被寫入前，該選擇塊中之全部記憶單元都是"1"狀態（擦除狀態) ，且處於常通狀態，此乃所屬技術領域之通常知識（被告 104年7月7日民事答辯（六）狀第12頁第（二）點亦為相同見解），因此系爭產品之CG29、CG30及CG31雖為0V，但記憶單元實已導通，姑且不論0V之CG29、CG 30及CG31是否能將位元線2V之電位轉移至選擇塊內之" 全部"記憶單元通道，至少可將位元線之電位供應到"至少一個"記憶單元之通道（被告104年7月7日民事答辯（六）狀第14頁下圖亦為相同見解），而系爭專利請求項3係界定「…起始電位供應到前述"至少一個"記憶單 79元之通道…」，故從系爭產品一確實可讀取到系爭專利一請求項3技術特徵，被告之理由委無可採。入系爭專利一請求項5之均等範圍： 5依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品一技術特徵之比對認定，已如前述。依原證26第14、15頁之量測波形圖所示，在第三期間，當選擇位元線BL（ODD) 約為0V（即一第四電位），且施加於選擇閘電晶體閘極的第三電位（SGD)約為2.1V，因此選擇閘電晶體導通，使得選擇位元線BL（ODD)約為0V的電位能經由選擇閘電晶體轉移到前述至少一個記憶單元之通道；另外，當非選擇位元線BL（EVEN)約為2.5V（即一第五電位），由於施加於選擇閘電晶體閘極的第三電位（SGD)約為2.1V ，因此選擇閘電晶體不導通，前述至少一個記憶單元的通道電位可維持不變，故從系爭產品一可讀取到系爭專利一請求項5進一步界定之「前述第三期間係當前述位元線為第四電位時，將前述第四電位經由前述選擇閘電晶體轉移到前述至少一個記憶單元之通道，而當前述位元線為第五電位時，使前述選擇閘電晶體仍然呈斷開狀態，維持前述至少一個記憶單元的通道電位之期間者」之特徵，應判斷系爭產品一落入系爭專利一請求項5之均等範圍。 6之均等範圍：系爭專利一請求項6依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品一技術特徵之比對認定，已如前述。依原證26第14、15頁之量測波形圖所示，在第二期間，施加於選擇閘電晶體閘極的第二電位（SGD)約為0V，因此選擇閘電晶體不導通，故從系爭產 80品一可讀取到系爭專利一請求項6進一步界定之「前述第二期間係使前述選擇閘電晶體呈斷開狀態之期間者」之特徵，應判斷系爭產品一落入系爭專利一請求項6之均等範圍。 1、3、5、6之專利權範圍？ 1之均等範圍：系爭產品二與系爭專利一請求項1之比對分析表如下。文義適用系爭專利一請求項1系爭產品二讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種非揮發性半一種非揮發性半 1 導體記憶體，包1a導體記憶體，包是- A 含含 1至少一個記憶單34個記憶單 1b是- B元；及元；及選擇閘電晶體，一選擇閘電晶體未係連接於前述至連接於該34個 1適文少一個記憶單元1c記憶單元和位元是- C用和位元線之間；線之間；其中義均其中讀等寫入操作係在連選擇閘電晶體的取續的第一、第二閘極電位在連續及第三期間進的第一、第二及 1 行，以前述第1d第三期間具有第否是 D 一、第二及第三一、第二及第三期間的前述選擇電位，且第一電閘電晶體的閘極位>第三電位>第 81電位分別為第二電位，惟寫入一、第二及第三操作係在第一期電位時，第一電間之前進行。位>第三電位>第二電位的關係成立者。 1之技術特徵，已如前述。 1之各要件的文義比對分析說明如下： 1A與要件1a：依原證17（系爭產品二產品規格書）第1頁所載「2Gb單層單元反及型快閃記憶體（ 2GbSLCNANDFlashSpecification）」，可知系爭產品二係一2Gb單層單元反及型快閃記憶體，其為一非揮發性半導體記憶體，故從系爭產品二可讀取到系爭專利一請求項1要件1A「一種非揮發性半導體記憶體，包含」之特徵。 1B與要件1b：原證28（專利侵害分析）第1 1頁之穿透式電子顯微鏡（TEM)影像顯示NAND串包含34個記憶單元之橫切面影像，故從系爭產品二可讀取到系爭專利一請求項1要件1B「至少一個記憶單元；及」之特徵。 1C與要件1c：依原證28第11頁之穿透式電子顯微鏡（TEM)影像所示，系爭產品二包含一選擇閘電晶體（Selectgate)連接於該34個記憶單元和位元線（ BitLine)之間，故從系爭產品二可讀取到系爭專利一請求項1要件1C「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中」之特徵。 1D與要件1d：依原證28第15、16頁之量測 82波形圖所示（見本院卷一第326頁正反面），雖然系爭產品二之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4)具有第一（約4.1V)、第二（約0V)及第三電位（約1.4V)，且第一電位>第三電位>第二電位，惟位元線電壓BL（EV EN)、BL（ODD)及選擇閘電晶體的閘極電位（SGD)之波形圖顯示位元線電壓BL（EVEN)、BL（ODD)在第一期間之前已升壓至約2V，由於位元線在第一期間之前改變位準（依據前揭申請專利範圍解釋，寫入操作之起始為位元線改變位準)，所以系爭產品二之寫入操作係在第一期間（T1~T2)之前進行，亦即系爭產品二之寫入操作並未在連續的第一、第二及第三期間進行，故從系爭產品二無法讀取到系爭專利一請求項1要件1D「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位> 第二電位的關係成立者」之特徵。 1 之要件1D特徵，則系爭產品二未落入系爭專利一請求項1之文義範圍，是須進一步分析二者是否有均等論之適用。 1D與要件1d均等比對： 1之範圍涵蓋實施例第10例，故可以以實施例第10例與系爭產品二做均等比對分析，已如前述。 10例（圖18)與原證28第15頁之量測波形圖，原證28第15、16頁之量測波形圖顯示系 83爭產品二之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4)具有第一（約4.1V)、第二（約0V)及第三電位（約1.4V) ，且第一電位>第三電位>第二電位，雖然位元線BL （EVEN)、BL（ODD)在第一期間之前升壓至約2V（亦即改變電位），但該2V電壓持續至第一期間，系爭專利一在第一期間開始才升壓與系爭產品二在第一期間之前將位元線升壓，兩者對記憶體的寫入而言並無不同，系爭專利一與系爭產品二之差異為該發明所屬技術領域中具有通常知識者所能輕易完成，因此兩者的「技術手段」實質相同。系爭專利一於第一期間將位元線設定在 VDD，而系爭產品二在第一期間位元線的電壓為2V，兩者皆可縮小位元線間電容的影響，因此兩者的「功能」實質相同。系爭專利一於第一期間將位元線設定在與程式資料無關之VDD，而系爭產品二於第一期間之前對位元線供應之2V電壓亦與程式資料無關且持續至第一期間，兩者對記憶體執行寫入操作的結果並無不同，因此兩者的「結果」實質相同。 1d與系爭專利一請求項1之要件1D之「技術手段」、「功能」、「結果」皆為實質相同，應判斷兩者無實質差異，系爭產品二與系爭專利一請求項1適用均等論。 1之均等範圍。 3之均等範圍：系爭專利一請求項3依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品二技術特 84徵之比對認定，已如前述。依原證28第15、16頁之量測波形圖所示，在第一期間，非選擇位元線BL（EVEN)及選擇位元線BL（ODD)皆約為2V，其非程式資料，且施加於選擇閘電晶體閘極的第一電位（SGD)約為4.1V，因此選擇閘電晶體導通，使得上述位元線的2V電位能供應到前述至少一個記憶單元之通道作為起始電位，故從系爭產品二可讀取到系爭專利一請求項3進一步界定之「前述第一期間係將與程式資料相應的電位或不取決於程式資料的一定電位作為起始電位供應到前述至少一個記憶單元之通道之期間者」之特徵，應判斷系爭產品二落入系爭專利一請求項3之均等範圍。 5之均等範圍：系爭專利一請求項5依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品二技術特徵之比對認定，已如前述。依原證28第15、16頁之量測波形圖所示，在第三期間，當選擇位元線BL（ODD)約為0V （即一第四電位），且施加於選擇閘電晶體閘極的第三電位（SGD)約為1.4V，因此選擇閘電晶體導通，使得選擇位元線BL（ODD)約為0V的電位能經由選擇閘電晶體轉移到前述至少一個記憶單元之通道；另外，當非選擇位元線BL（E VEN)約為2V（即一第五電位），由於施加於選擇閘電晶體閘極的第三電位（SGD)約為1.4V，因此選擇閘電晶體不導通，前述至少一個記憶單元的通道電位可維持不變，故從系爭產品二可讀取到系爭專利一請求項5進一步界定之「前述第三期間係當前述位元線為第四電位時，將前述第四電位經由前述選擇閘電晶體轉移到前述至少一個記憶單元之通道，而當前述位元線為第五電位時，使前述選擇閘電晶體仍然呈 85斷開狀態，維持前述至少一個記憶單元的通道電位之期間者」之特徵，應判斷系爭產品二落入系爭專利一請求項5之均等範圍。 6之均等範圍：系爭專利一請求項6依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品二技術特徵之比對認定，已如前述。依原證28第15、16頁之量測波形圖所示，在第二期間，施加於選擇閘電晶體閘極的第二電位（SGD)約為0V，因此選擇閘電晶體不導通，故從系爭產品二可讀取到系爭專利一請求項6進一步界定之「前述第二期間係使前述選擇閘電晶體呈斷開狀態之期間者」之特徵，應判斷系爭產品二落入系爭專利一請求項6之均等範圍。 1、3、5、6之專利權範圍？ 1之均等範圍：系爭產品三與系爭專利一請求項1之比對分析表如下。文義適用系爭專利一請求項1系爭產品三讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種非揮發性半一種非揮發性半 1 未導體記憶體，包1a導體記憶體，包是-適 A文含含用義 1至少一個記憶單34個記憶單均 1b是讀- B元；及元；及等取 1選擇閘電晶體，1c一選擇閘電晶體是- 86C係連接於前述至連接於該34個少一個記憶單元記憶單元和位元和位元線之間；線之間；其中其中寫入操作係在連選擇閘電晶體的續的第一、第二閘極電位在連續及第三期間進的第一、第二及行，以前述第第三期間具有第一、第二及第三一、第二及第三期間的前述選擇電位，且第一電 1 閘電晶體的閘極1d位>第三電位>第否是 D 電位分別為第二電位，惟寫入一、第二及第三操作係在第一期電位時，第一電間之前進行。位>第三電位>第二電位的關係成立者。 1之技術特徵，已如前述。 1之各要件的文義比對分析說明如下： 1A與要件1a：依原證18（系爭產品三產品規格書）第1頁所載「4Gb單層單元反及型快閃記憶體（ 4GbSLCNANDFlashSpecification）」，可知系爭產品三係一4Gb單層單元反及型快閃記憶體，其為一非揮發性半導體記憶體，故從系爭產品三可讀取到系爭專利一請求項1要件1A「一種非揮發性半導體記憶體，包含」之特徵。 1B與要件1b：依原證30（專利侵害分析）第 10頁之穿透式電子顯微鏡（TEM)影像顯示34個記憶單元之橫切面影像，故從系爭產品三可讀取到系爭專利一 87請求項1要件1B「至少一個記憶單元；及」之特徵。 1C與要件1c：依原證30第10頁之穿透式電子顯微鏡（TEM)影像所示，系爭產品三包含一選擇閘電晶體（Selectgate)連接於該34個記憶單元和位元線（ BL)之間，故從系爭產品三可讀取到系爭專利一請求項 1要件1C「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中」之特徵。 1D與要件1d：依原證30第14、15頁之量測波形圖所示（見本院卷一第352頁反面至353頁），雖然系爭產品三之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4) 具有第一（約4V)、第二（約0V)及第三電位（約1.4V) ，且第一電位>第三電位>第二電位，惟位元線電壓BL （EVEN)、BL（ODD)及選擇閘電晶體的閘極電位（SG D)之波形圖顯示位元線電壓BL（EVEN)、BL（ODD) 在第一期間之前已升壓至約2V，由於位元線在第一期間之前改變位準（依據前揭申請專利範圍解釋，寫入操作之起始為位元線改變位準)，所以系爭產品三之寫入操作係在第一期間（T1~T2)之前進行，亦即系爭產品三之寫入操作並未在連續的第一、第二及第三期間進行，故從系爭產品三無法讀取到系爭專利一請求項1要件1 D「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」之特徵。 1 之要件1D特徵，則系爭產品三未落入系爭專利一請求 88項1之文義範圍，是須進一步分析二者是否有均等論之適用。 1D與要件1d均等比對： 1之範圍涵蓋實施例第10例，故可以以實施例第10例與系爭產品二做均等比對分析，已如前述。 10例（圖18)與原證30第14頁之量測波形圖，原證30第14、15頁之量測波形圖顯示系爭產品三之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4)具有第一（約4V)、第二（約0V)及第三電位（約1.4V)，且第一電位>第三電位>第二電位，雖然位元線BL（E VEN)、BL（ODD)在第一期間之前升壓至約2V（亦即改變電位），但該2V電壓持續至第一期間，系爭專利一在第一期間開始才升壓與系爭產品三在第一期間之前將位元線升壓，兩者對記憶體的寫入而言並無不同，系爭專利一與系爭產品三之差異為該發明所屬技術領域中具有通常知識者所能輕易完成，因此兩者的「技術手段」實質相同。系爭專利一於第一期間將位元線設定在V DD，而系爭產品三在第一期間位元線的電壓為2V，兩者皆可縮小位元線間電容的影響，因此兩者的「功能」實質相同。系爭專利一於第一期間將位元線設定在與程式資料無關之VDD，而系爭產品三於第一期間之前對位元線供應之2V電壓亦與程式資料無關且持續至第一期間，兩者對記憶體執行寫入操作的結果並無不同，因此兩者的「結果」實質相同。 1d與系爭專利一請求項1之 89要件1D之「技術手段」、「功能」、「結果」皆為實質相同，應判斷兩者無實質差異，系爭產品三與系爭專利一請求項1適用均等論。 1之均等範圍。 3之均等範圍：系爭專利一請求項3依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品三技術特徵之比對認定，已如前述。依原證30第14、15頁之量測波形圖所示，在第一期間，非選擇位元線BL（EVEN)及選擇位元線BL（ODD)皆約為2V，其非程式資料，且施加於選擇閘電晶體閘極的第一電位（SGD)約為4V，因此選擇閘電晶體導通，使得上述位元線的2V電位能供應到前述至少一個記憶單元之通道作為起始電位，故從系爭產品三可讀取到系爭專利一請求項3進一步界定之「前述第一期間係將與程式資料相應的電位或不取決於程式資料的一定電位作為起始電位供應到前述至少一個記憶單元之通道之期間者」之特徵，應判斷系爭產品三落入系爭專利一請求項3之均等範圍。 5之均等範圍：系爭專利一請求項5依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品三技術特徵之比對認定，已如前述。依原證30第14、15頁之量測波形圖所示，在第三期間，當選擇位元線BL（ODD)約為0V （即一第四電位），且施加於選擇閘電晶體閘極的第三電位（SGD)約為1.4V，因此選擇閘電晶體導通，使得選擇位元線BL（ODD)約為0V的電位能經由選擇閘電晶體轉移到前述至少一個記憶單元之通道；另外，當非選擇位元線BL（E 90VEN)約為2V（即一第五電位），由於施加於選擇閘電晶體閘極的第三電位（SGD)約為1.4V，因此選擇閘電晶體不導通，前述至少一個記憶單元的通道電位可維持不變，故從系爭產品三可讀取到系爭專利一請求項5進一步界定之「前述第三期間係當前述位元線為第四電位時，將前述第四電位經由前述選擇閘電晶體轉移到前述至少一個記憶單元之通道，而當前述位元線為第五電位時，使前述選擇閘電晶體仍然呈斷開狀態，維持前述至少一個記憶單元的通道電位之期間者」之特徵，應判斷系爭產品三落入系爭專利一請求項5之均等範圍。 6之均等範圍：系爭專利一請求項6依附於請求項1，係包含請求項1之所有技術特徵，關於系爭專利一請求項1與系爭產品三技術特徵之比對認定，已如前述。依原證30第14、15頁之量測波形圖所示，在第二期間，施加於選擇閘電晶體閘極的第二電位（SGD)約為0V，因此選擇閘電晶體不導通，故從系爭產品三可讀取到系爭專利一請求項6進一步界定之「前述第二期間係使前述選擇閘電晶體呈斷開狀態之期間者」之特徵，應判斷系爭產品三落入系爭專利一請求項6之均等範圍。 1、6之專利權範圍？ 1之專利權範圍：系爭產品四與系爭專利一請求項1之比對分析表如下。文義適用系爭專利一請求項1系爭產品四讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號 91一種非揮發性半一種非揮發性半 1 導體記憶體，包1a導體記憶體，包是- A 含含 1至少一個記憶單34個記憶單 1b是- B元；及元；及選擇閘電晶體，一選擇閘電晶體係連接於前述至連接於該34個 1 少一個記憶單元1c記憶單元和位元是- C 和位元線之間；線之間；其中其中未不寫入操作係在連文適義用續的第一、第二讀均及第三期間進取等行，以前述第一、第二及第三期間的前述選擇 1 閘電晶體的閘極1d否否 D 電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者。 1之技術特徵，已如前述。 1之各要件的文義比對分析說明如下： 1A與要件1a：依原證41（系爭產品四產品規格書）第1頁所載「512Mb單層單元反及型快閃記憶體（4GbSLCNANDFlashSpecification）」，可知系爭產品四係一512Mb單層單元反及型快閃記憶體，其為一非揮發性半導體記憶體，故從系爭產品四可讀取到系爭 92專利一請求項1要件1A「一種非揮發性半導體記憶體，包含」之特徵。 1B與要件1b：依原證43（專利侵害分析）第 9頁之穿透式電子顯微鏡（TEM)影像顯示34個記憶單元之橫切面影像，故從系爭產品四可讀取到系爭專利一請求項1要件1B「至少一個記憶單元；及」之特徵。 1C與要件1c：依原證43第9頁之穿透式電子顯微鏡（TEM)影像所示，系爭產品四包含一選擇閘電晶體（Selectgate)連接於該34個記憶單元和位元線（ BitLine)之間，故從系爭產品四可讀取到系爭專利一請求項1要件1C「選擇閘電晶體，係連接於前述至少一個記憶單元和位元線之間；其中」之特徵。 1D與要件1d：依原證43第12、13頁之量測波形圖所示（見本院卷二第140-141頁），雖然系爭產品四之選擇閘電晶體的閘極電位（SGD)在連續的第一（T1~T2)、第二（T2~T3)及第三期間（T3~T4)具有第一（約4V)、第二（約0V)及第三電位（約1.4V)，且第一電位>第三電位>第二電位，惟原證43第12頁之量測圖中，並無位元線波形圖，無從得知位元線何時改變位準，無法判斷寫入操作何時開始，亦即無法判斷寫入操作是否在該第一（T1~T2)、第二（T2~T3)及第三期間（T3 ~T4)進行，故從系爭產品四無法讀取到系爭專利一請求項1要件1D「寫入操作係在連續的第一、第二及第三期間進行，以前述第一、第二及第三期間的前述選擇閘電晶體的閘極電位分別為第一、第二及第三電位時，第一電位>第三電位>第二電位的關係成立者」之特徵。 1 93之要件1D特徵，則系爭產品四未落入系爭專利一請求項1之文義範圍，是須進一步分析二者是否有均等論之適用。 1D與要件1d均等比對：如前所述，由於無法判斷寫入操作是否在該第一、第二及第三期間進行，無法得知系爭產品四之要件1d之技術手段為何，難認系爭產品四之要件1d與系爭專利一請求項 1之要件1D之「技術手段」實質相同，故系爭產品四與系爭專利一請求項1不適用均等論。 104年8月4日民事準備（十一)狀第5-6頁第四點雖主張：「於原證43第12頁所示系爭產品4之量測波形圖，雖未提供位元線波形圖，但基於其餘部分之波形圖，並參照系爭產品1、2至3之波形圖及前述說明，仍可判斷寫入操作何時開始」云云。惟，依原告104年8月4日民事準備（十一)狀第4頁第三點所述「脈衝A係設計用以移除單元單位中不必要的電荷，俾對程式操作及寫入操作作準備；該脈衝A使得單元通道重設為0V。就在重設之後，位元線之位準於Ta上升……稍後，選擇閘電晶體（SGD)於Tb上升至第一電位」內容，脈衝A之作用係使單元通道重設為0V，可知位元線之位準上升與脈衝A並不相關，且在時間Ta時，由於選擇閘電晶體（SGD)之閘極電位為0，位元線的電位不能轉移到對應的記憶單元通道，位元線位準應無需要於時間Ta上升，況且原告提出系爭產品一、二、三之位元線波形圖，卻惟獨未提出系爭產品四之位元線波形圖，則系爭產品四之位元線波形圖是否確與系爭產品一、二、三相同，不無疑問，難認原告所述「系爭產品四之位元線之位準亦係於Ta上升」為真； 94另外，系爭專利一實施例第1例與第10例之電路相同（均為圖6、圖7），且圖8與圖18顯示該兩實施例具有相同之SGD、SGS及控制閘波形圖，但是該兩實施例之位元線波形圖並不相同，據此，原告理由尚非可採。 1 之均等範圍。爭產品四未落入系爭專利一請求項6之專利權範圍：系爭專利請求項6依附於請求項1，係包含請求項1之所有技術特徵，系爭產品四既未落入系爭專利一請求項1之專利權範圍，故亦未落入系爭專利一請求項6之專利權範圍。 7、13、15、17、18 之專利權範圍？ 7之專利權範圍：系爭產品一與系爭專利二請求項7之比對分析表如下。文義適用系爭專利二請求項7系爭產品一讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號 7一種半導體積體一種半導體積體 7a是- A電路，其具備：電路，其具備：成功/失敗判定電成功/失敗判定電路，其係配置成路，其係配置成文 7 判定前一動作結7b判定前一動作結是義- B- 果，並輸出成功/果，並輸出成功/讀失敗信號；失敗信號；取成功/失敗保留電成功/失敗保留電 7 路，其係連結為7c路，其係連結為是- C 接收上述成功/失接收上述成功/失 95敗信號，用以分敗信號，用以分別保留上述連續別保留上述連續進行之第一動作進行之第一動作及第二動作之各及第二動作之各個成功/失敗結個成功/失敗結果；及果；及輸出電路，其係輸出電路，其係配置成於前述第配置成於前述第一動作及第二動一動作及第二動作連續執行時，作連續執行時， 7輸出保留於上述 7d輸出保留於上述是- D成功/失敗保留電成功/失敗保留路內之上述第一電路內之上述第動作及第二動作二動作的成功/ 的各個成功/失敗失敗結果。結果。 7之技術特徵可拆解為要件7A 「一種半導體積體電路，其具備」、要件7B「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/ 失敗信號」、要件7C「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」、及要件7D「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」4個要件。 7之各要件的文義比對分析說明如下： 7A與要件7a：依原證16（系爭產品一產品規格書）第1頁所載「1Gb單層單元反及型快閃記憶體（ 961GbSLCNANDFlashSpecification）」，系爭產品一係一1Gb單層單元反及型快閃記憶體，其為一半導體積體電路，故從系爭產品一可讀取到系爭專利二請求項7要件7A「一種半導體積體電路，其具備」之特徵。 7B與要件7b：依原證16第30頁第1段所載「該裝置包含一狀態暫存器，其可經讀取以發現是否完成寫入或抹除動作以及是否成功地完成該寫入或抹除動作（thedevicecontainsaStatusRegisterwhichmayberea dtofindoutwhetherprogramoreraseoperationiscomplete d,andwhethertheprogramoreraseoperationiscompleted successfully）」，既然該狀態暫存器內（StatusRegister ）儲存之資料可被讀取以判斷是否成功地完成該寫入或抹除動作（於寫入或抹除動作完成後才能判斷是否成功，故該寫入或抹除動作為「前一動作」），可知該狀態暫存器所接收並用以儲存的信號為一成功/失敗信號，又由於該狀態暫存器僅自控制電路（ControlCircuit）接收信號（參見原證16第6頁之功能方塊圖)，可推斷該成功/失敗信號係由控制電路輸出，亦即該控制電路為一成功/失敗判定電路，故從系爭產品一可讀取到系爭專利二請求項7要件7B「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/失敗信號」之特徵。 7C與要件7c：依原證16第30頁第1段所載「該裝置包含一狀態暫存器，其可經讀取以發現是否完成寫入或抹除動作以及是否成功地完成該寫入或抹除動作」，上述內容說明該狀態暫存器內保留之資料為一成功/失敗結果，用以被讀取以判斷是否成功地完成該寫 97入或抹除動作，因此該狀態暫存器為一成功/失敗保留電路，且如前所述，該狀態暫存器係接收控制電路產生之成功/失敗信號；次查原證16第30頁70h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式，該狀態暫存器可保留連續進行之動作（N-1)（即第一動作)之成功/失敗結果Pass/Fail（N-1)（對應輸入/輸出接腳I/O1）以及動作（N)（即第二動作)之成功/失敗結果 Pass/Fail（N)（對應輸入/輸出接腳I/O0），故從系爭產品一可讀取到系爭專利e二請求項7要件7C「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」之特徵。 7D與要件7d：依原證16第6頁之功能方塊圖所示，該狀態暫存器與輸入/輸出接腳（I/O0至I/O7) 間具有一輸入/輸出控制電路（I/OCrotrolCircuit)，及原證16第30頁第1段所載「在寫入命令70h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入/ 輸出（I/O)接腳（Afterwriting70hcommandtothecom mandregister,areadcycleoutputsthecontentoftheStatu sRegistertotheI/Opins）」，可知在寫入命令70h至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/輸出接腳，該輸入/輸出控制電路係一輸出電路；又如前所述，於快取寫入（CacheProgr am)模式，該狀態暫存器內儲存有連續進行之動作（N- 1)、動作（N)之成功/失敗結果Pass/Fail（N-1)、Pass /Fail（N)，因此在寫入命令70h至命令暫存器後，該輸入/輸出控制電路係將該狀態暫存器內之該成功/失敗結 98果Pass/Fail（N-1)、Pass/Fail（N)輸出至輸入/輸出接腳，故從系爭產品一可讀取到系爭專利二請求項7要件7 D「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」之特徵。因此，從系爭產品一可讀取到系爭專利二請求項7 之全部技術特徵。 104年6月23日民事答辯（五）狀第8頁雖主張：「70h指令之狀態暫存器定義表僅顯示可保留成功/失敗結果，並未顯示實際輸出成功/失敗結果，沒有讀取狀態指令70h就不會將狀態暫存器之資料傳送至I/O控制電路，當然不會輸出至積體電路外部；於頁寫入（Pa geProgram）模式保留動作（N）之成功/失敗結果於對應於I/O0的位元，對應於I/O1的位元則屬未使用（N otUse），自無分別輸出至I/O0及I/O1之可能」，第 9頁主張「快取寫入最後一頁的寫入為頁寫入，當收到狀態讀取指令70h，輸出I/O0為動作（N）即最後一頁之頁寫入的成功/失敗結果，並未輸出其他動作的成功/ 失敗結果」云云。惟，依原證16第27頁第2段所載「可發出讀取狀態指令（70h)以藉由輪詢快取忙碌狀態位元（I/O6)而得知快取暫存器何時變為可用。前一頁的成功/失敗狀態僅在返回可用狀態下係可取得（ReadStatus command（70h)maybeissuedtofindoutwhencacheregi stersbecomereadybypollingtheCache-Busystatusbit（I /O6).Pass/failstatusofonlythepreviouspageisavailable uponthereturntoReadystate.）」，上述內容已敘明若在可用狀態下即可取得前一頁的成功/失敗結果，因此發 99出讀取狀態指令70h確實可取得目前頁及前一頁的成功 /失敗結果，且該目前頁及前一頁的成功/失敗結果係經由I/O控制電路傳送至輸入/輸出接腳；又上述內容指出系爭產品一是以"輪詢"方式得知快取暫存器何時變為可用，該讀取狀態指令70h顯然是"持續"發出，且原證16 第8頁之指令集（CommandSet）中，讀取狀態指令70 h在AcceptableCommandduringBusy欄註記為"O"，亦顯示讀取狀態指令70h在忙碌（Busy）期間可發出，因此可知讀取狀態指令70h並非僅在快取寫入最後一頁的頁寫入後才發出，被告理由不足採。 7之全部技術特徵，故系爭產品一落入系爭專利二請求項7之文義範圍。 13之專利權範圍：系爭產品一與系爭專利二請求項13之比對分析表如下。文義適用系爭專利二請求項13系爭產品一讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種半導體積體一種半導體積體 13 電路之操作方13a電路之操作方是- A 法，其係包含：法，其係包含：文 13連續執行第一動13連續執行第一動義是-- B作與第二動作；b作與第二動作；讀取上述第一動作結上述第一動作結 13束後，於內部保束後，於內部保 13c是- C留其動作之成功/留其動作之成功失敗結果，/失敗結果， 100上述第二動作結上述第二動作結 13束後，於內部保13束後，於內部保是- D留其動作之成功/d留其動作之成功失敗結果，/失敗結果，上述第一及上述第二動作結束上述第一及上述後，將上述第一第二動作結束動作之成功/失敗後，將上述第二 13 結果與前述第二13e動作之成功/失是- E 動作之成功/失敗敗結果皆輸出至結果皆輸出至半半導體積體電路導體積體電路之之外部。外部。 13之技術特徵可拆解為要件13 A「一種半導體積體電路之操作方法，其係包含」、要件1 3B「連續執行第一動作與第二動作」、要件13C「上述第一動作結束後，於內部保留其動作之成功/失敗結果」、要件13D「上述第二動作結束後，於內部保留其動作之成功/ 失敗結果」及要件13E「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/ 失敗結果皆輸出至半導體積體電路之外部」5個要件。 13之各要件的文義比對分析說明如下： 13A與要件13a：依原證16（系爭產品一產品規格書）第1頁所載「1Gb單層單元反及型快閃記憶體（1GbSLCNANDFlashSpecification）」，系爭產品一係一1Gb單層單元反及型快閃記憶體，其為一半導體積體電路，該1Gb單層單元反及型快閃記憶體之操作方法即為一種半導體積體電路之操作方法，故從系爭產品一可讀取到系爭專利二請求項13要件13A「一種半導 101體積體電路之操作方法，其係包含」之特徵。 13B與要件13b：依原證16第27頁之快取寫入之時間波形圖所示，最多連續執行63次快取寫入動作（80h-Address&DatInput-15h)及1次頁寫入動作（80h-Address&DatInput-10h)，故從系爭產品一可讀取到系爭專利二請求項13要件13B「連續執行第一動作與第二動作」之特徵。 13C與要件13c：查原證16第30頁70h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式，狀態暫存器保留動作（N-1)（即第一動作)之成功/ 失敗結果Pass/Fail（N-1)（對應輸入/輸出接腳I/O1) ，故從系爭產品一可讀取到系爭專利二請求項13要件 13C「上述第一動作結束後，於內部保留其動作之成功/ 失敗結果」之特徵。 13D與要件13d：查原證16第30頁70h指令之狀態暫存器定義表，於快取寫入模式，狀態暫存器保留動作（N)（即第二動作)之成功/失敗結果Pass/Fail（ N)（對應輸入/輸出接腳I/O0），故從系爭產品一可讀取到系爭專利二請求項13要件13D「上述第二動作結束後，於內部保留其動作之成功/失敗結果」之特徵。 13E與要件13e：依原證16第30頁第1段所載「在寫入命令70h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入/輸出（I/O)接腳（Afterwr iting70hcommandtothecommandregister,areadcycleo utputsthecontentoftheStatusRegistertotheI/Opins）」，可知在寫入命令70h至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/輸出 102接腳，並輸出至半導體積體電路之外部；又如前所述，於快取寫入（CacheProgram)模式，該狀態暫存器內儲存有連續進行之動作（N-1)、動作（N)之成功/失敗結果Pass/Fail（N-1)、Pass/Fail（N)，因此在寫入命令70h 至命令暫存器後，該狀態暫存器內之該成功/失敗結果 Pass/Fail（N-1)、Pass/Fail（N)輸出至輸入/輸出接腳，故從系爭產品一可讀取到系爭專利二請求項13要件13 E「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」之特徵。 13之全部技術特徵，故系爭產品一落入系爭專利二請求項1 3之文義範圍。 15之專利權範圍： 15依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品一技術特徵之比對認定，已如前述。依原證16第27頁之快取寫入之時間波形圖所示，連續進行之動作（N-1)、動作（N)均係資料寫入動作（80h-Address&DatInput- 15h)，故從系爭產品一可讀取到系爭專利二請求項15進一步界定之「其中上述第一、第二動作均係資料寫入動作」之特徵，應判斷系爭產品一落入系爭專利二請求項15 之文義範圍。 17之專利權範圍：系爭專利二請求項17依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品一技術特徵之比對認定，已如前述。依原證16第1頁所載「1 103Gb單層單元反及型快閃記憶體（1GbSLCNANDFlashSpec ification）」，系爭產品一係包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路，因此上述動作（ N-1)、動作（N)係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行，故從系爭產品一可讀取到系爭專利二請求項17進一步界定之「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」之特徵，應判斷系爭產品一落入系爭專利二請求項17之文義範圍。 18之專利權範圍：系爭專利二請求項18依附於請求項17，係包含請求項17 之所有技術特徵，關於系爭專利二請求項17與系爭產品一技術特徵之比對認定，已如前述。依原證16第1頁所載「1 Gb單層單元反及型快閃記憶體（1GbSLCNANDFlashSpec ification）」，系爭產品一之記憶體單元陣列包含數個NAN D型單元，再依原證27第9頁系爭產品一之剖析影像，該數個NAND型單元係配置成行列狀，故從系爭產品一可讀取到系爭專利二請求項18進一步界定之「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」之特徵，應判斷系爭產品一落入系爭專利二請求項18之文義範圍。 7、13、15、17、18 之專利權範圍？ 7之專利權範圍：系爭產品二與系爭專利二請求項7之比對分析表如下。文義適用系爭專利二請求項7系爭產品二讀取均等要技術特徵要技術內容各結各結 104件件要論要論標標件件號號 7一種半導體積體一種半導體積體 7a是- A電路，其具備：電路，其具備：成功/失敗判定電成功/失敗判定電路，其係配置成路，其係配置成 7 判定前一動作結7b判定前一動作結是- B 果，並輸出成功/果，並輸出成功/ 失敗信號；失敗信號；成功/失敗保留電成功/失敗保留電路，其係連結為路，其係連結為接收上述成功/失接收上述成功/失敗信號，用以分敗信號，用以分 7 文別保留上述連續7c別保留上述連續是- C 進行之第一動作進行之第一動作義 - 及第二動作之各及第二動作之各讀個成功/失敗結個成功/失敗結取果；及果；及輸出電路，其係輸出電路，其係配置成於前述第配置成於前述第一動作及第二動一動作及第二動作連續執行時，作連續執行時， 7輸出保留於上述 7d輸出保留於上述是- D成功/失敗保留電成功/失敗保留路內之上述第一電路內之上述第動作及第二動作二動作的成功/ 的各個成功/失敗失敗結果。結果。 7之技術特徵，已如前述。 7之各要件的文義比對分析說明如下： 1057A與要件7a：依原證17（系爭產品二產品規格書）第1頁所載「2Gb單層單元反及型快閃記憶體（ 2GbSLCNANDFlashSpecification）」，系爭產品二係一2Gb單層單元反及型快閃記憶體，其為一半導體積體電路，故從系爭產品二可讀取到系爭專利二請求項7要件7A「一種半導體積體電路，其具備」之特徵。 7B與要件7b：依原證17第48頁第1段所載「該裝置上之一狀態暫存器係用於檢查寫入或抹除動作是否完成以及檢查該寫入或抹除動作是否成功地完成（ astatusregisteronthedeviceisusedtocheckwhetherpro gramoreraseoperationiscompleted,andwhethertheprog ramoreraseoperationiscompletedsuccessfully）」，既然該狀態暫存器內儲存之資料可被讀取以判斷是否成功地完成該寫入或抹除動作（於寫入或抹除動作完成後才能判斷是否成功，故該寫入或抹除動作為「前一動作」），可知該狀態暫存器所接收並用以儲存的信號為一成功/失敗信號，又由於該狀態暫存器僅自控制電路（Con trolCircuit）接收信號（參見原證17第6頁之功能方塊圖)，可推斷該成功/失敗信號係由控制電路產生，亦即該控制電路為一成功/失敗判定電路，故從系爭產品二可讀取到系爭專利二請求項7要件7B「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/ 失敗信號」之特徵。 7C與要件7c：依原證17第48頁第1段所載「該裝置上之一狀態暫存器係用於檢查寫入或抹除動作是否完成以及檢查該寫入或抹除動作是否成功地完成（ astatusregisteronthedeviceisusedtocheckwhetherpro 106gramoreraseoperationiscompleted,andwhethertheprog ramoreraseoperationiscompletedsuccessfully）」，上述內容說明該狀態暫存器內保留之資料為一成功/失敗結果，用以被讀取以判斷是否成功地完成該寫入或抹除動作，因此該狀態暫存器為一成功/失敗保留電路，且如前所述，該狀態暫存器係接收控制電路產生產生之成功/失敗信號；次查原證17第48頁表6之F1h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式，該狀態暫存器可保留連續進行之動作（N-1)（即第一動作)之成功/失敗結果Plane0Pass/Fail（N-1)（對應輸出/入接腳I/O3）以及動作（N)（即第二動作)之成功/ 失敗結果Plane0Pass/Fail（N)（對應輸出/入接腳I/O1 ），故從系爭產品二可讀取到系爭專利二請求項7要件 7C「成功/失敗保留電路，其係連結為接收上述成功/失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」之特徵。 7D與要件7d：依原證17第6頁之功能方塊圖所示，該狀態暫存器與輸出/入接腳（I/O0至I/O7)間具有一輸入/輸出控制電路（I/OCrotrolCircuit)，及原證17第48頁第1段所載「在寫入命令70h/F1h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入 /輸出（I/O)接腳（Afterwriting70h/F1hcommandtothe commandregister,areadcycleoutputsthecontentoftheSt atusRegistertotheI/Opins）」，可知在寫入命令F1h 至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/輸出接腳，該輸入/輸出控制電路係一輸出電路；又如前所述，於快取寫入（CachePro 107gram)模式，該狀態暫存器內儲存有連續進行之動作（ N-1)、動作（N)之成功/失敗結果Plane0Pass/Fail（N-1 )、Plane0Pass/Fail（N)，因此在寫入命令F1h至命令暫存器後，該輸入/輸出控制電路係將該狀態暫存器內之該成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pas s/Fail（N)輸出至輸入/輸出接腳，故從系爭產品二可讀取到系爭專利二請求項7要件7D「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」之特徵。 7之全部技術特徵，故系爭產品二落入系爭專利二請求項7之文義範圍。 13之專利權範圍：系爭產品二與系爭專利二請求項13之比對分析表如下。文義適用系爭專利二請求項13系爭產品二讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種半導體積體一種半導體積體 13 電路之操作方13a電路之操作方是- A 法，其係包含：法，其係包含：文 13連續執行第一動13連續執行第一動義是- B作與第二動作；b作與第二動作；讀- 取上述第一動作結上述第一動作結 13束後，於內部保束後，於內部保 13c是- C留其動作之成功/留其動作之成功失敗結果，/失敗結果， 108上述第二動作結上述第二動作結 13束後，於內部保13束後，於內部保是- D留其動作之成功/d留其動作之成功失敗結果，/失敗結果，上述第一及上述第二動作結束上述第一及上述後，將上述第一第二動作結束動作之成功/失敗後，將上述第二 13 結果與前述第二13e動作之成功/失是- E 動作之成功/失敗敗結果皆輸出至結果皆輸出至半半導體積體電路導體積體電路之之外部。外部。 13之技術特徵，已如前述。 13之各要件的文義比對分析說明如下： 13A與要件13a：依原證17（系爭產品二產品規格書）第1頁所載「2Gb單層單元反及型快閃記憶體（2GbSLCNANDFlashSpecification）」，系爭產品二係一2Gb單層單元反及型快閃記憶體，其為一半導體積體電路，該2Gb單層單元反及型快閃記憶體之操作方法即為一種半導體積體電路之操作方法，故從系爭產品二可讀取到系爭專利二請求項13要件 13A「一種半導體積體電路之操作方法，其係包含」之特徵。 13B與要件13b：依原證17第44頁之快取寫入之時間波形圖所示，最多連續執行64次寫入動作，故從系爭產品二可讀取到系爭專利二請求項13要件 13B「連續執行第一動作與第二動作」之特徵。件13C與要件13c：比對要件13C與要件13c： 109查原證17第48頁F1h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式，狀態暫存器保留動作（ N-1)（即第一動作)之成功/失敗結果Plane0Pass/Fail（ N-1)（對應輸出/入接腳I/O3)，故從系爭產品二可讀取到系爭專利二請求項13要件13C「上述第一動作結束後，於內部保留其動作之成功/失敗結果」之特徵。 13D與要件13d：查原證17第48頁F1h指令之狀態暫存器定義表，於快取寫入模式，狀態暫存器保留動作（N)（即第二動作)之成功/失敗結果Plane0Pa ss/Fail（N)（對應輸出/入接腳I/O1），故從系爭產品二可讀取到系爭專利二請求項13要件13D「上述第二動作結束後，於內部保留其動作之成功/失敗結果」之特徵。 13E與要件13e：依原證17第48頁第1段所載「在寫入命令70h/F1h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入/輸出（I/O)接腳（Aft erwriting70h/F1hcommandtothecommandregister,area dcycleoutputsthecontentoftheStatusRegistertotheI/O pins）」，可知在寫入命令F1h至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/ 輸出接腳，並輸出至半導體積體電路之外部；又如前所述，於快取寫入（CacheProgram)模式，該狀態暫存器內儲存有連續進行之動作（N-1)、動作（N)之成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pass/Fail（N)，因此在寫入命令F1h至命令暫存器後，該狀態暫存器內之該成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pass /Fail（N)輸出至輸入/輸出接腳，故從系爭產品二可讀 110取到系爭專利二請求項13要件13E「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」之特徵。 13 之全部技術特徵，故系爭產品二落入系爭專利二請求項 13之文義範圍。 15之專利權範圍：系爭專利二請求項15依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品二技術特徵之比對認定，已如前述。依原證17第44頁之快取寫入之時間波形圖所示，連續進行之動作（N-1)、動作（N) 均係資料寫入動作（80h-Address&DatInput-15h)，故從系爭產品二可讀取到系爭專利二請求項15進一步界定之「其中上述第一、第二動作均係資料寫入動作」之特徵，應判斷系爭產品二落入系爭專利二請求項15之文義範圍。 17之專利權範圍：系爭專利二請求項17依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品二技術特徵之比對認定，已如前述。依原證17第1頁所載「2 Gb單層單元反及型快閃記憶體（2GbSLCNANDFlash Specification）」，系爭產品二係包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路，因此上述動作（N-1)、動作（N)係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行，故從系爭產品二可讀取到系爭專利二請求項17進一步界定之「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶 111體單元陣列的非揮發性半導體儲存電路執行」之特徵，應判斷系爭產品二落入系爭專利二請求項17之文義範圍。 18之專利權範圍：系爭專利二請求項18依附於請求項17，係包含請求項17 之所有技術特徵，關於系爭專利二請求項17與系爭產品二技術特徵之比對認定，已如前述。依原證17第1頁所載「2 Gb單層單元反及型快閃記憶體（2GbSLCNANDFlash Specification）」，系爭產品二之記憶體單元陣列包含數個 NAND型單元，再依原證27第9頁系爭產品二之剖析影像，該數個NAND型單元係配置成行列狀，故從系爭產品二可讀取到系爭專利二請求項18進一步界定之「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」之特徵，應判斷系爭產品二落入系爭專利二請求項18之文義範圍。 7、13、15、17、18 之專利權範圍？ 7之專利權範圍：系爭產品三與系爭專利二請求項7之比對分析表如下。文義適用系爭專利二請求項7系爭產品三讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號 7一種半導體積體一種半導體積體 7a是文- A電路，其具備：電路，其具備：義成功/失敗判定電成功/失敗判定電- 7讀路，其係配置成7b路，其係配置成是- B取判定前一動作結判定前一動作結 112果，並輸出成功/果，並輸出成功/ 失敗信號；失敗信號；成功/失敗保留電成功/失敗保留電路，其係連結為路，其係連結為接收上述成功/失接收上述成功/失敗信號，用以分敗信號，用以分 7 別保留上述連續7c別保留上述連續是- C 進行之第一動作進行之第一動作及第二動作之各及第二動作之各個成功/失敗結個成功/失敗結果；及果；及輸出電路，其係輸出電路，其係配置成於前述第配置成於前述第一動作及第二動一動作及第二動作連續執行時，作連續執行時，輸出保留於上述 7輸出保留於上述成功/失敗保留 7d是- D成功/失敗保留電電路內之上述第路內之上述第一二動作的成功/ 動作及第二動作失敗結果。惟，的各個成功/失敗未明確指出有輸結果。出第一動作的成功/失敗結果。 7之技術特徵，已如前述。 7之各要件的文義比對分析說明如下： 7A與要件7a：依原證18（系爭產品三產品規格書）第1頁所載「4Gb單層單元反及型快閃記憶體（ 4GbSLCNANDFlashSpecification）」，系爭產品三係一4Gb單層單元反及型快閃記憶體，其為一半導體積體電路，故從系爭產品三可讀取到系爭專利二請求項7要 113件7A「一種半導體積體電路，其具備」之特徵。 7B與要件7b：依原證18第48頁第1段所載「該裝置上之一狀態暫存器係用於檢查寫入或抹除動作是否完成以及檢查該寫入或抹除動作是否成功地完成（ astatusregisteronthedeviceisusedtocheckwhetherpro gramoreraseoperationiscompleted,andwhethertheprog ramoreraseoperationiscompletedsuccessfully）」，既然該狀態暫存器內儲存之資料可被讀取以判斷是否成功地完成該寫入或抹除動作（於寫入或抹除動作完成後才能判斷是否成功，故該寫入或抹除動作為「前一動作」），可知該狀態暫存器所接收並用以儲存的信號為一成功/失敗信號，又由於該狀態暫存器僅自控制電路（Cont rolCircuit）接收信號（參見原證18第6頁之功能方塊圖)，可推斷該成功/失敗信號係由控制電路產生，亦即該控制電路為一成功/失敗判定電路，故從系爭產品三可讀取到系爭專利二請求項7要件7B「成功/失敗判定電路，其係配置成判定前一動作結果，並輸出成功/失敗信號」之特徵。 7C與要件7c：依原證18第48頁第1段所載「該裝置上之一狀態暫存器係用於檢查寫入或抹除動作是否完成以及檢查該寫入或抹除動作是否成功地完成」，上述內容說明該狀態暫存器內保留之資料為一成功/ 失敗結果，用以被讀取以判斷是否成功地完成該寫入或抹除動作，因此該狀態暫存器為一成功/失敗保留電路，且如前所述，該狀態暫存器係接收控制電路產生之成功/失敗信號；次查原證18第48頁表6之F1h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式 114，該狀態暫存器可保留連續進行之動作（N-1)（即第一動作)之成功/失敗結果Plane0Pass/Fail（N-1)（對應輸入/輸出接腳I/O3）以及動作（N)（即第二動作)之成功/ 失敗結果Plane0Pass/Fail（N)（對應輸入/輸出接腳I/O 1），故從系爭產品三可讀取到系爭專利二請求項7要件7C「成功/失敗保留電路，其係連結為接收上述成功/ 失敗信號，用以分別保留上述連續進行之第一動作及第二動作之各個成功/失敗結果；及」之特徵。 7D與要件7d：依原證18第6頁之功能方塊圖所示，該狀態暫存器與輸出/入接腳（I/O0至I/O7)間具有一輸入/輸出控制電路（I/OCrotrolCircuit)，及原證18第48頁第1段所載「在寫入命令70h/F1h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入 /輸出（I/O)接腳（Afterwriting70h/F1hcommandtothe commandregister,areadcycleoutputsthecontentoftheSt atusRegistertotheI/Opins）」，可知在寫入命令F1h 至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/輸出接腳，該輸入/輸出控制電路係一輸出電路；又如前所述，於快取寫入（CachePro gram)模式，該狀態暫存器內儲存有連續進行之動作（ N-1)、動作（N)之成功/失敗結果Plane0Pass/Fail（N-1 )、Plane0Pass/Fail（N)，因此在寫入命令F1h至命令暫存器後，該輸入/輸出控制電路係將該狀態暫存器內之該成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pas s/Fail（N)輸出至輸入/輸出接腳，故從系爭產品二可讀取到系爭專利二請求項7要件7D「輸出電路，其係配置成於前述第一動作及第二動作連續執行時，輸出保 115留於上述成功/失敗保留電路內之上述第一動作及第二動作的各個成功/失敗結果」之特徵。 7之全部技術特徵，故系爭產品三落入系爭專利二請求項7之文義範圍。 13之專利權範圍：系爭產品三與系爭專利二請求項13之比對分析表如下。文義適用系爭專利二請求項13系爭產品三讀取均等要要各各件件結結技術特徵技術內容要要標標論論件件號號一種半導體積體一種半導體積體 13 電路之操作方13a電路之操作方是- A 法，其係包含：法，其係包含： 13連續執行第一動13連續執行第一動是- B作與第二動作；b作與第二動作；上述第一動作結上述第一動作結 13束後，於內部保束後，於內部保 13c是文- C留其動作之成功/留其動作之成功義失敗結果，/失敗結果，讀- 上述第二動作結上述第二動作結取 13束後，於內部保13束後，於內部保是- D留其動作之成功/d留其動作之成功失敗結果，/失敗結果，上述第一及上述上述第一及上述第二動作結束第二動作結束 13 後，將上述第一13e後，將上述第二是- E 動作之成功/失敗動作之成功/失結果與前述第二敗結果皆輸出至 116動作之成功/失敗半導體積體電路結果皆輸出至半之外部。導體積體電路之外部。 13之技術特徵，已如前述。 13之各要件的文義比對分析說明如下： 13A與要件13a：依原證18（系爭產品三產品規格書）第1頁所載「4Gb單層單元反及型快閃記憶體（4GbSLCNANDFlashSpecification）」，系爭產品三係一4Gb單層單元反及型快閃記憶體，其為一半導體積體電路，該4Gb單層單元反及型快閃記憶體之操作方法即為一種半導體積體電路之操作方法，故從系爭產品三可讀取到系爭專利二請求項13要件13A「一種半導體積體電路之操作方法，其係包含」之特徵。 13B與要件13b：依原證18第44頁之快取寫入之時間波形圖所示，最多連續執行64次寫入動作，故從系爭產品三可讀取到系爭專利二請求項13要件13 B「連續執行第一動作與第二動作」之特徵。 13C與要件13c：查原證18第48頁F1h指令之狀態暫存器定義表，於快取寫入（CacheProgram)模式，狀態暫存器保留動作（N-1)（即第一動作)之成功/ 失敗結果Plane0Pass/Fail（N-1)（對應輸入/輸出接腳I /O3)，故從系爭產品三可讀取到系爭專利二請求項13 要件13C「上述第一動作結束後，於內部保留其動作之成功/失敗結果」之特徵。 13D與要件13d：查原證18第48頁F1h指令之狀態暫存器定義表，於快取寫入模式，狀態暫存器 117保留動作（N)（即第二動作)之成功/失敗結果Plane0Pa ss/Fail（N)（對應輸入/輸出接腳I/O1），故從系爭產品三可讀取到系爭專利二請求項13要件13D「上述第二動作結束後，於內部保留其動作之成功/失敗結果」之特徵。 13E與要件13e：依原證18第48頁第1段所載「在寫入命令70h/F1h至命令暫存器後，一個讀取週期輸出狀態暫存器之內容到輸入/輸出（I/O)接腳（Aft erwriting70h/F1hcommandtothecommandregister,area dcycleoutputsthecontentoftheStatusRegistertotheI/O pins）」，可知在寫入命令F1h至命令暫存器後，該輸入/輸出控制電路將該狀態暫存器內之資料輸出至輸入/ 輸出接腳，並輸出至半導體積體電路之外部；又如前所述，於快取寫入（CacheProgram)模式，該狀態暫存器內儲存有連續進行之動作（N-1)、動作（N)之成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pass/Fail（N)，因此在寫入命令F1h至命令暫存器後，該狀態暫存器內之該成功/失敗結果Plane0Pass/Fail（N-1)、Plane0Pass /Fail（N)輸出至輸入/輸出接腳，故從系爭產品三可讀取到系爭專利二請求項13要件13E「上述第一及上述第二動作結束後，將上述第一動作之成功/失敗結果與前述第二動作之成功/失敗結果皆輸出至半導體積體電路之外部」之特徵。 13之全部技術特徵，故系爭產品三落入系爭專利二請求項1 3之文義範圍。 15之專利權範圍： 118系爭專利二請求項15依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品三技術特徵之比對認定，已如前述。依原證18第44頁之快取寫入之時間波形圖所示，連續進行之動作（N-1)、動作（N) 均係資料寫入動作（80h-Address&DatInput-15h)，故從系爭產品三可讀取到系爭專利二請求項15進一步界定之「其中上述第一、第二動作均係資料寫入動作」之特徵，應判斷系爭產品三落入系爭專利二請求項15之文義範圍。 17之專利權範圍：系爭專利二請求項17依附於請求項13，係包含請求項13 之所有技術特徵，關於系爭專利二請求項13與系爭產品三技術特徵之比對認定，已如前述。依原證18第1頁所載「4 Gb單層單元反及型快閃記憶體（4GbSLCNANDFlash Specification）」，系爭產品三係包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路，因此上述動作（N-1)、動作（N)係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行，故從系爭產品三可讀取到系爭專利二請求項17進一步界定之「其中上述第一、第二動作係於具有包含非揮發性記憶體單元之記憶體單元陣列的非揮發性半導體儲存電路執行」之特徵，應判斷系爭產品三落入系爭專利二請求項17之文義範圍。 18之專利權範圍：系爭專利二請求項18依附於請求項17，係包含請求項17 之所有技術特徵，關於系爭專利二請求項17與系爭產品三技術特徵之比對認定，已如前述。依原證18第1頁所載「4 Gb單層單元反及型快閃記憶體（4GbSLCNANDFlash Specification）」，系爭產品三之記憶體單元陣列包含數個 119NAND型單元，再依原證27第9頁系爭產品三之剖析影像，該數個NAND型單元係配置成行列狀，故從系爭產品三可讀取到系爭專利二請求項18進一步界定之「其中上述記憶體單元陣列包含配置成行列狀之數個NAND型單元」之特徵，應判斷系爭產品三落入系爭專利二請求項18之文義範圍。陸、綜上所述，被告提出之證據，不足以證明系爭專利一請求項1 、3、5、6不具新穎性及進步性及有違反83年專利法第71條第3款規定之情形，亦不足以證明系爭專利二請求項7、13、 15、17、18不具新穎性及進步性，而有得撤銷之原因。系爭產品一、二、三落入系爭專利一請求項1、3、5、6之專利權範圍，及落入系爭專利二請求項7、13、15、17、18之專利權範圍。至於系爭產品四及原告主張之其餘晶片產品（如附表編號5至9所示型號），均無法證明落入上開二項專利之專利權範圍。兩造其餘之攻擊防禦方法及提出之證據，經審酌後，認為與判決之結果不生影響，爰不一一論列，附此敘明。柒、本件關於損害賠償請求之對象及損害賠償金額部分，尚需進一步調查及審理，並以上開判斷為前提，爰先為中間判決如主文。中華民國104年10月12日智慧財產法院第三庭法官彭洪英以上正本係照原本作成。本中間判決不得獨立提起上訴。中華民國104年10月12日書記官郭宇修 120 附表：原告主張之侵權產品產品型號簡稱 1.A5U12A31ATS-BC系爭產品四 2.A5U1GA31ATS-BC系爭產品一 3.A5U2GA31BTS-BC系爭產品二 4.A5U4GA31ATS-BC系爭產品三 5.A5U8GA31ATS-BC 6.A5R1GA31AKD-BC 7.A5R2GA31BKD-BC 8.A5R4GA31AKD-BC 9.A5U1GA31ABF-BC 10.A5U1GA41ATS-BC 121

智慧財產及商業法院103年度民專訴字第48號

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