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108 年 積體電路技術研究
電子工程 108 年積體電路技術研究考古題
民國 108 年(2019)電子工程「積體電路技術研究」考試題目,共 5 題
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資料來源:
考選部
切換年份:
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0 題選擇題 + 5 題申論題
下載題目 (.txt)
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第 1 題
申論題
使用深次微米積體電路製程所製造出的電晶體有不可忽略的漏電流 (leakage current)效應,請問一個標準CMOS 邏輯閘的輸出邏輯值, 是否會受到漏電流的影響?請說明理由。(20 分)
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第 2 題
申論題
將多個功能不同的晶片,整合成一個系統單晶片(System-on-a-chip, SOC)再封裝成一個積體電路(IC),相較於使用印刷電路板整合多顆積 體電路,請說明其優點為何?(20 分)
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第 3 題
申論題
請說明nMOS 電晶體的基底(Body)在正常工作下為何需要接地(GND)? (20 分)
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第 4 題
申論題
請分別說明電子遷移現象(Electromigration)和交談現象(Crosstalk) 如何影響電路佈局(layout)之考量?(20 分)
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第 5 題
申論題
請說明一個標準CMOS 反相器,當其工作電壓下降成原來的一半時,會 對其動態功率消耗(Dynamic power consumption)造成何影響?又當此 反相器的負載電容加大成原來的兩倍時,又會對其動態功率消耗造成何 影響?(20 分)
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