電子工程 106 年積體電路技術研究考古題
民國 106 年（2017）電子工程「積體電路技術研究」考試題目，共 5 題 | 資料來源：考選部
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說明標準CMOS 邏輯閘和pseudo-nMOS 邏輯閘在矽面積（Silicon Area）、功率消
耗及雜訊邊限（Noise Margin）上之差異。（10 分）
比較CMOS 邏輯閘和nMOS 邏輯閘在所使用的電晶體數、功率消耗及雜訊邊限上
之差異。（10 分）
畫出CMOS 反相器之電路圖。（5 分）
畫出CMOS 反相器之轉移曲線並標示pMOS 和nMOS 電晶體之工作區。（10 分）
說明CMOS 反相器如欲正常工作，其電源電壓之最低值應為何？（5 分）
請說明使用CMOS n-well 製程技術，製造CMOS 反相器之製造程序。（20 分）
請試述下列名詞之意涵：（每小題5 分，共20 分）
積體電路之可靠度（Reliability）
電子遷移現象（Electromigration）
基體效應（Body Effect）
交談現象（Crosstalk）
何謂系統晶片（SOC）？其和一般System on Board（SOB）之差異為何？（10 分）
何謂三維積體電路（3D-IC）？其和一般二維之平面式積體電路之差異為何？（10 分）
電子工程 106 年其他科目
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