電子工程 111 年電子學概要考古題

如圖一所示之電晶體電路，若電晶體工作於主動區（active region），則基 極至射極電壓 (on) 0.7 V BE V ，若電晶體工作於飽和區（saturation region）， 則集極至射極電壓 (sat) 0.2 V CE V ，設電晶體之β 150 、 3.3 V CC V 、 0.5 k E R 、 4 k C R 、 1 85 k R 及

35 k R 。試求偏壓電流CQ I 及偏 壓電壓CEQ V 之值。（25 分） 圖一 二、如圖二所示之電路，設電路中採用理想運算放大器，且電阻 1 10 k R 、 2 10 k R 及電容器 100 μF C 。試求：㈠電路之轉移函數 ( ) / ( ) o i V s V s ， 其中 ( ) o V s 及 ( ) iV s 分別為 o V 及 iV 之拉普拉氏轉換（Laplace transform）。 （15 分）㈡電路之截止頻率 3dB f 。（10 分） 圖二 CC VCC RC RE VCEQ ICQ R1 R2 vs +- R2 C R1 Vi Vo

如圖三所示之差動放大器，其參數為 5 V V 、 5 V V 、 1 80 k R 、 40 k D R ；所有電晶體參數 1 0 V 、 0.8 V TN V ， 2 1 2 50 μA/V n n K K 、 2 3

100 μA/V n n K K 。試求：㈠電流 1I 、 1 D I 和電壓 1 o V 。（15 分）㈡最大 的共模輸入電壓範圍。（15 分） 圖三 四、試用至多四個雙輸入端之反或閘（NOR gates）實現下列邏輯表示式： F AB CD 。（20 分） V1 ID1 I1 R1 M3 M2 M1 RD RD ID2 V2 VGS4 IQ M4 V + V - Vo1 Vo2 +-

試以CMOS 邏輯（CMOS logic）電路與通道晶體管邏輯（PTL：pass transistor logic）電路方式實現布林函數Y=AB+AB之電路圖。（20 分） Q1 Q2 Q3 Q4 + - -VEE VCC I vd Ri Ro Io vo 5 kΩ Q1 VDD + - VSig 100kW 0.01m F 40MW 10MW 10m F 2kW 5kW 10kW Vo 0.1m F 10 μF 10 kΩ Vo 0.1 μF 0.01 μF Vsig 10 MΩ 2 kΩ Q1 Ro -VEE Ri vd Q1 Q3 VCC Q2 Q4 vo Io I VDD 40 MΩ 5 kΩ 100 kΩ

試以全-CMOS 方式繪出布林函數： ( )( ) Y A D E B C 之電路圖？ （20 分） 20 kΩ 10 kΩ Vo Vi +10 V -10 V Vo Vcc Vi Ii Io Co Ci CC RC1 RC2 RB1 RB2 Q1 Q2 RL