電子工程 99 年積體電路技術考古題

在P 型矽基板（座）上（如圖a 所示），嘗試畫出以PMOS 和NMOS 電晶體所構 成的反相器（如圖b 所示）。 參考圖a 之不同光罩，試繪出此反相器的剖面圖並說明製造流程。（16 分） 說明此電路在運作時產生閂鎖現象（Latch-up）發生的原因以及解決方法。（12 分）

在積體電路製造上，為降低晶片面積，提高每片晶圓（Wafer）的晶粒數量，通常會 提供多層金屬導線，使電路設計所需求的訊號連接採立體化的方式呈現。 金屬導線由靠近矽基板（座）的M1 往上到Mn（假設總共有n 層的金屬導線）， 試問在實體電路設計上，如何使用這些不同的金屬層（M1…Mn）？這些金屬層 的寬度大小為何（假設厚度皆相同）？（10 分） 試說明在製程演進過程中，金屬導線逐漸由傳統的鋁製程改為銅製程的原因以及 是否增加製造的成本？（6 分） 試說明Metal Migration 的現象如何發生？如何避免？（6 分）

如何降低積體電路的功耗已成為相當重要的議題，尤其在可攜式電子產品的應用上。 在積體電路製造上可提供雙電壓的製程技術，滿足低電壓低功耗的電路設計需求。 如何在製程參數設定上提供雙電壓的設計方案？（10 分） 當提供電壓（Supply Voltage VDD）降低時是否造成電晶體特性的改變？如何在製 程或電路設計上降低漏電流的效應？（14 分）

在積體電路設計上，晶圓廠商為因應不同功能需求而開發差異性的製造技術，例如 標準的邏輯製程和DRAM 製程。 試說明邏輯製程和DRAM 製程的主要差異。（8 分） 一般DRAM 的製程主要採溝槽式（Trench）和堆疊式（Stack），說明此兩方案 的製造技術以及在高儲存容量下的優劣分析。（10 分） 欲實現一個具有高記憶容量的高速特殊應用積體電路（High-Speed ASIC），試分 析分別在邏輯製程和DRAM 製程實現的優缺點。（8 分） A Y VDD A Y GND 圖b 圖a P-Substrate（P 型基座） Metal Contact P+-diffusion N+-diffusion Polysilicon N-well