電力工程 103 年電子學考古題

如圖所示之電路，在20℃ VDD = 6 V，R = 2 kΩ的情況，VT（熱電壓，thermal voltage）以25.3 mV 計算，二極體在導通狀態，假設二極體偏壓在0.7 V 時，二極 體電流為1.5 mA 請利用反覆計算（iteration）的方法，求ID 和VD 之值，計算過程 VDD，VD 以V 為單位，ID 以mA 為單位，請計算到小數點以下第三位其餘四捨五入 即可。（20 分）

如圖一所示為一帶隙基準電壓源（bandgap reference voltage source）。試推導所需的 方程式以便證明當Vo=1.283 V 時 δVo /δT=0。假設VBE 溫度係數為 −2.5 mV/ °， Q3 的集極電流為100 μA，元件的飽和電流為IS=1.2×10-13 A，波茲曼常數k=1.38×10-23 J/K， 電荷為q=1.6×10-19 C。（20 分） Q1 Q2 Q3 R1 R2 R3 Vo +V IB I2 I1 圖一

如圖之電路R1 = 2 kΩ，R2 = 2 kΩ，假設二極體在偏壓0.6 V 開始導通，而完全導通 時，偏壓固定在0.8 V（假設二極體電流ID ≧1 mA 即表示二極體完全導通），請計 算並畫出此電路之輸入電壓和輸出電壓的關係（即VI – VO 的關係圖），同時標出曲 線轉折點之輸入輸出電壓值。（20 分） VDD VD R V1 V2 VI VO R1 R2 D1 D2 + - - + ID 103年公務人員特種考試外交領事人員 及外交行政人員、國際經濟商務人員、 民航人員及原住民族考試試題 考 試 別：原住民族特考 類 科 組：電力工程 全一張 （背面）

如圖二所示為通用型主動濾波器之電路實現。試描述如何設計此主動濾波器及選取 其中被動元件值。假設極點頻率（pole frequency）為ωo、極點品質因素（pole quality factor）為Q 及此濾波器Vhp 輸出端的高頻增益為K。（20 分） R1 Rf R2 R R C C R3 Vi Vhp Vbp Vlp 圖二 I1 I2 IB +V Vo Q3 R2 R1 Q2 R3 Q1 R3 R2 Rf R R C C Vlp Vbp Vhp Vi C R1 103年公務人員高等考試三級考試試題 代號： 全一張 （背面） 26560 26660 26760

如圖之電路，ro 可忽略，偏壓電流ID = 2 mA，且gm = 2 mA/V，另外R1 = 20 kΩ， R2 =10 kΩ，C1 = C2 = 10 µF，求： 本電路之中帶增益（midband gain）AM ；（8 分） 低截止頻率（lower 3dB frequency）fL。（12 分）

如圖三所示為以電容及電阻做回授頻率補償的兩級式CMOS 運算放大器，以波得圖 說明此種頻率補償如何讓此運算放大器操作由沒有回授頻率補償之不穩定轉為穩定 操作？（20 分） M3 M4 IREF M1 M2 M6 M7 M5 M8 CC R + - +VDD -VSS vo 圖三

如圖之反饋電路，假設gm1 = gm2 = 5 mA/V，R1 = 10 kΩ，R3 = R4 = 200 Ω，R2 =1 kΩ， ro1，ro2 可忽略，求本電路之Io/Vs（即Af 值）。（20 分）

如圖四所示為一運算傳導放大器（Operational Transconductance Amplifier），試以電 路小訊號參數推導此放大器的：（每小題10 分，共20 分） 電壓增益。 說明負載電容值愈大其相位邊界（phase margin）愈大。 +VDD -VSS M1 M2 M5 M3 M4 M3C M4C M1C M2C M6 M7 CL vo + - Vbias1 Vbias2 Vbias3 圖四

一反相器電路，其偏壓電源為VDD，其中輸出低階（output low level）VoL = 0.1 VDD， 輸出高階（output high level）VoH = 0.8 VDD，其中VIL（maximum value of input interpreted by the inverter as logic 0）= 0.4 VDD，VIH（minimum value of input interpreted by the inverter as logic 1）= 0.6 VDD。求此電路之： 雜訊邊限（noise margins）；（6 分） 其轉換過渡區（transition region）之寬度；（6 分） 假設最小雜訊邊限（minimum noise margins）是1 V，請問VDD 為多少？（8 分） R1 R2 C1 C2 vi vo -VSS + - -+ 0 0 0 0 0 R2 Q2 VDD VDD R1 Q1 R3 R4 VS Io VDD

如圖五所示之電路：（每小題10 分，共20 分） 試推導其邏輯函數F。 設計並畫出僅使用NOR 邏輯閘的電晶體層次（transistor-level）CMOS 電路來實 現此函數。 A A B B F 圖五 IREF +VDD M7 M6 M2 M1 M3 M4 M5 M8 -VSS R CC υo A A B B F + - υo CL +VDD -VSS M2C M4C M4 M7 M6 M1C M3C M3 Vbias2 Vbias3 Vbias1 M5 M2 M1 - +