電子工程 95 年電子學大意考古題

關於功率（Power）電晶體電路輸出級種類Class AB 的敘述何者正確？ (A)導通角度360° (B)180°＜導通角度＜360° (C)90°＜導通角度＜180° (D)導通角度＜90°

下列那一種放大器主要是做為電壓緩衝器（Voltage Buffer）？ (A)共射極（Common Emitter）放大器 (B)共基極（Common Base）放大器 (C)共集極（Common Collector）放大器 (D)共閘極（Common Gate）放大器

若圖中為A 類放大電路，試設計RB 之電阻值，使其有最大的功率輸出： (A)11.3 kΩ (B)9.2 kΩ (C)6.0 kΩ (D)5.4 kΩ

同上題，假設此電晶體的VT＝26 mV，則此電路之電壓增益AV＝Vo/Vi 約為何？ (A)-50 (B)-170 (C)-230 (D)-350

下列何者是在放大器設計中，使用疊接（Cascode，共射極放大器＋共基極放大器）結構的主要優點？ (A)減輕米勒效應（Miller Effect） (B)減輕厄利效應（Early Effect） (C)降低功率損耗 (D)增加輸入電阻

如圖所示的電路，其功能為： (A)單穩態（Monostable）電路 (B)雙穩態（Bistable）電路 (C)不穩態（Astable）電路 (D)波形整形電路VCC = 12VRBVoViβ = 60VBE = 0.7V100ΩC10kΩ100kΩRVo

相移振盪器（Phase-Shift Oscillator）主要用來產生： (A)正弦波輸出 (B)三角波輸出 (C)方波輸出 (D)鋸齒波輸出

下列有關右圖帶通濾波器電路之敘述，何者正確？ (A)R 變小則中心頻率變大 (B)R 增大則中心頻率變大 (C)L 增大則中心頻率變大 (D)C 變小則中心頻率變大

如圖所示電路，其振盪頻率為： (A)HzRC21π (B)HzRC21π (C)HzRC621π (D)Hz6RC21π

如圖所示的電路，下列敘述何者為錯誤？ (A)為一個高通濾波電路 (B)在頻率無限大時，輸出端與輸入端間的相位差為0° (C)可當作微分器使用 (D)為一個二階（Second Order）的濾波電路

有一系統之轉移函數為100s100)s(T+=，則下列敘述何者錯誤？ (A)此為低通濾波器 (B)直流增益為100 (C)高頻時相位角接近-90° (D)-3dB 截止頻率為100 rad/sCRViLVoViCVoR+-+-

如圖所示電路，若R1＝R2＝1 kΩ，R3＝R5＝1 kΩ，R4＝R6＝9 kΩ，C1＝0.01µF，C2＝0.1µF，則下列敘述何者錯誤？ (A)此電路屬於主動式濾波器 (B)此電路為帶拒（帶止）濾波器 (C)最大電壓增益為100 (D)電路頻寬BW 約為14.3 kHz

下列有關右圖之共汲極放大器之敘述，何者正確？ (A)小訊號電壓增益大於1 (B)輸出電阻大於輸入電阻 (C)Vi 與Vo 同相位 (D)小訊號電壓增益正比於CS

如圖所示電路，若R1＝10 kΩ，R2＝1 kΩ，R3＝9 kΩ，C1＝0.01 µF，則下列敘述何者錯誤？ (A)此電路屬於主動高通濾波器 (B)輸出入電壓之轉移函數)sRC1sRC)(RR1()s(V)s(V111123io++= (C)高頻電壓增益為10 (D)截止頻率約為16 kHz

如圖所示的電路，當CLK＝0，而且X＝1 時，此電路的Q 端的值為何？（註：Q（n-1）及1)-(nQ分別為Q 端及Q 端先前輸出狀況） (A)1 (B)0 (C)Q（n-1） (D)1)-(nQXCLKQQViVDDVoCSRSVoViViVo

若將TLL 閘電路之各電阻值增大，則對該閘的功率損耗PD 及傳播延遲tp 的影響為何？ (A)PD 減，tp 減 (B)PD 減，tp 增 (C)PD 增，tp 增 (D)PD 增，tp 減

如圖所示之MOS 電路，其輸出Y 為： (A)CDAB + (B)CDAB + (C)(A+B)(C+D) (D))DC)(BA(++

如圖所示的電路（Q0，Q1 及Q2 均預先清除為“0＂），此電路的Q0 及Q1 在第三個觸發時脈（Clock）後的值為何？ (A)Q0＝0 及Q1＝0 (B)Q0＝0 及Q1＝1 (C)Q0＝1 及Q1＝1 (D)Q0＝1 及Q1＝0

使用浮動閘極電晶體（Floating Gate Transistor）作為儲存細胞（Storage Cell）的是： (A)靜態隨機存取記憶體（SRAM） (B)動態隨機存取記憶體（DRAM） (C)唯讀記憶體（ROM） (D)可擦拭及程式唯讀記憶體（EPROM）

如圖，PIN 二極體的主要用途為何？ (A)放大器 (B)光偵測器 (C)振盪器 (D)波形產生器

一個16 k words× 4 bits 的記憶體需要多少位元的定址（Address）線？ (A)16 位元 (B)14 位元 (C)12 位元 (D)10 位元

室溫下，若已知雙極性接面電晶體（BJT）之β，厄立電壓（Early Voltage）VA，在工作點的集極電流ICQ，則那些小信號參數無法求得？ (A)gm (B)rπ (C)ro (D)cπDR QQSDR QQSDR QQS1001ClockQ0Q1Q2金屬接點金屬接點+VDDABDCY

有關能否將一顆npn 結構雙極性接面電晶體（BJT）的C、E 接腳對調操作，即將C 腳視為射極（Emitter）、將E 腳視為集極（Collector），下列敘述何者為正確？ (A)由於購買元件時，廠商已將接腳標示明白，代表接腳不能對調 (B)因為一顆BJT 電晶體是對稱的結構，故C、E 接腳對調操作其元件特性不變 (C)由於在Emitter 端的pn 接面結構比在Collector 端的pn 接面結構小，故對調操作會導致元件燒燬 (D)雖然pn 接面結構在Emitter 端與Collector 端大小不同，但C、E 兩隻接腳仍可對調操作，但是元件特性大幅改變

關於共射極（Common Emitter）放大器，下列敘述何者正確？ (A)電壓增益＝0 (B)電壓增益＜1 (C)電流增益＞1 (D)電流增益＜1

某雙極性接面電晶體工作在IB＝50 µA，IC＝10 mA，VCE＝15 V 時，此電晶體的β值為： (A)60 (B)100 (C)160 (D)200

如圖所示之雙載子接面電晶體特性曲線，則下列敘述何者錯誤？ (A)IB1＞IB2“ (B)B＂區為線性放大區“ (C)A＂區為飽和區 (D)VF ≈0.2 V

如下圖為理想運算放大器所組成之減法電路，其輸出電壓VO 為： (A)20 V (B)10 V (C)15 V (D)25 V5kΩ5kΩ1kΩ1kΩVO10V5VICABIB2VFVCEIB1+-

如圖所示電路，當VZ＝5 V，電阻值R1＝2 kΩ，R2＝5 kΩ，R3＝15 kΩ，流經稽納二極體之電流IZ為： (A)0 mA (B)1 mA (C)1.5 mA (D)2 mA

下圖電路中的運算放大器之跟隨率（Slew Rate）為10 V/msec，則下列何種振幅與頻率組合的弦波輸入訊號（Vpsinωt）不會導致輸出訊號有失真的現象？ (A)Vp＝1 V，ω＝105 rad/sec (B)Vp＝10 V，ω＝104 rad/sec (C)Vp＝5 V，ω＝103 rad/sec (D)Vp＝2 V，ω＝104 rad/sec

下列何項不是電晶體放大器的耦合電路？ (A)二極體耦合電路 (B)變壓器耦合電路 (C)電阻電容耦合電路 (D)直接耦合電路

若右圖積分器之輸入如圖所示，則輸出波型為： (A)方波 (B)弦波 (C)三角波 (D)鋸齒波

某一放大器的電壓增益為10，則此放大器電壓增益為多少分貝（dB）？ (A)10 (B)20 (C)40 (D)50

下列有關敘述，何者正確？ (A)MOSFET 是一種雙載子元件 (B)蕭基（Schottky）二極體的工作速度較一般二極體快捷 (C)BJT 的電流傳導是由多數載子控制 (D)JFET 是一種雙載子元件

將下列何種元素摻雜至矽本質（Intrinsic）半導體中，可將其轉變為n 型半導體？ (A)鍺（Ge） (B)鋁（Al） (C)硼 (B) (D)磷（P）輸入電壓時間Vi5V-5VCRVo10VR1VZIZ I2R2I1R3I3VO+-ViVo-+

今有一用於5V 穩壓之稽納二極體（Zener Diode），其元件符號、端電壓參考極性與電流參考方向如下圖所示，最正確的電壓-電流關係曲線為： (A) (B) (C) (D)

已知矽二極體的順向偏壓與溫度的關係為2 mV/℃，若一矽二極體在25℃時IF＝1 mA，VD＝0.650 V，則此二極體在125℃，IF＝1 mA 時的VD 等於： (A)0.85 V (B)0.65 V (C)0.45 V (D)0.25 V

下列何者主要負責產生及控制MOSFET 的通道？ (A)源極 (B)閘極 (C)汲極 (D)基底（Substrate）

FET 不具備下列何種特性？ (A)高輸入阻抗 (B)高增益與頻寬之乘積 (C)高電壓增益 (D)高輸出阻抗

有一MOSFET 電路如下圖所示。電晶體M 是一顆增強型（Enhancement type）p 通道MOSFET。已知VDD＝3 V、RG1＝1.0 MΩ、RG2＝1.5 MΩ、|Vtp|＝0.6 V、ID＝0.5 mA、忽略輸出電阻ro，若欲維持電晶體M 於飽和區內工作，則RD 最大的電阻值之最接近的數值為： (A)2.6 kΩ (B)3.6 kΩ (C)4.6 kΩ (D)條件不足

和單一的NMOS 開關相比，CMOS 傳輸閘（Transmission Gate）的最大優點為何？ (A)導通電阻變化較小 (B)功率消耗較低 (C)較小的晶片面積 (D)電路結構較簡單VDDRG1RG2GNDMIDvoRD+-IZVZ-5VIZVZ0.7V-0.7VIZ5VVZIZ-5VVZ0.7VIZ-0.7V5VVZ